LPDDR4的ZQ 校准

LPDDR4的ZQ pin, 用来外接一240Ω±1%上拉电阻至VDDQ。LPDDR4将其作为参考电阻，用来校准DRAM内部的240Ω电阻。因为芯片内部的240欧电阻是由CMOS构成，由于CMOS的天然特性，造成该电阻会随着PTV(制程，温度和电压)变化，因此必须对其进行校准。

在JESD209-4B LPDDR4标准中，提到ZQ校准有四个作用

1、输出上拉校准，即校准输出电压VOH PU-Cal (Pull-up Calibration VOH Point)

2、输入下拉驱动强度及接收终止电阻的校准 PDDS (Pull Down Drive Strength and Rx Termination)

DQ-ODT (DQ ODT Value)

CA-ODT (CA ODT Value)

下面会详细介绍DRAM的I/O的内部结构来说明为什么会有这样的作用。

1. DRAM DQ Pad内部的电阻网络结构

   DQ是数据传输的双向PAD。

   在读操作时，DRAM需要提供合适的输出驱动电压Voh，在LPDDR4中规定为VDDQ/2.5或VDDQ/3，（LPDDR4X规格为0.5*VDDQ或者0.6V*DDQ），也即440mV和367mV， 它是靠DQ Pad内的上拉电阻网络来实现的。

   在写操作时，作为接受方，DRAM的DQ会连接一个下拉的ODT 终止电阻(RTT)，来改善信号完整性。

  在早期的DDR中，DQ的上拉电阻和下拉电阻是分离结构，从DDR3开始采用上拉和下拉合并的电阻网络来实现。

下图以DDR3中的上拉和下拉合并的电阻网络为例，讲解其实现方法及校准过程：

   如上图所示，DQ Pad内部的电阻网络包含7个并联的上拉电阻，以及7个并联的下拉电阻。上拉连接VDDQ，下拉接地。每个电阻有多个CMOS生成(图中每个 240Ω pull up/down leg)，且通过控制上部MOS管来和DQ导通或断开，每个在正常工作的时候应为240Ω。

   在DQ作为输出时，断掉所有下拉电阻，只有上拉电阻和DQ连接,并且控制上拉电阻的导通个数，来控制输出Voh电压。

   在DQ作为输入时，断掉所有上拉电阻，只有下拉电阻和DQ连接,从而构成ODT需要的下拉电阻。并且通过控制下拉电阻的导通个数，生成需要的不同电阻值的电阻。

   上图的电路可以简化表示如下：

2. DRAM内部电阻校准方法

  只有对DQ Pad内部的上下拉电阻网络中的每个电阻进行校准，才能满足高频下信号完整性需求，这就用到了连接在ZQ Pad 外部的240Ω±1%参考电阻。

  校准的前提是，我们认为该外部参考电阻不会随着环境变化，在任何条件下都是标准的240Ω。

  DRAM内部对每个240Ω电阻进行校准时都会共用该外部参考电阻，因此每个电阻是分开进行校准，在时间上不能重叠。

  对每个上拉电阻进行校准时，其校准电路如下：

  其中左侧方框为校准控制模块，内部包含ADC, 比较器，择多滤波器(majority filter)。图中VDDQ/2作为参考电压，有DRAM内部产生。图中最右侧为一个近似电阻(approximation register，是polyresistor), 比240Ω稍大。和该240Ω+电阻并联的有5个P Channel device(如原文所述)，通过控制其导通个数，来使其最终等效电阻最终等于240Ω。

  具体校准过程如下：

收到ZQ校准命令后，PUP会被驱动为低电平，使和VDDQ连接的PMOS开关打开

校准控制模块通过调整VOH[0:4], 来使不同的P Channel device导通

比较VPULL-UP和VDDQ/2的电压，当二者相等时，DQ上下两侧的电阻相等，均为240Ω，校准完成

记录下该电阻的VOH[0:4]的值

对每个上拉电阻进行校准，记录下每个电阻对应的VOH[0:4]值

下拉电阻校准过程类似，不多赘述。不同的是和240Ω+电阻并联的是N Channel device

3. LPDDR4

LPDDR4的DQ内部上下拉合并的电阻网络应与上文所述的DDR3结构类似，但具体上拉电阻和下拉电阻个数是不同的(其具体结构没找到资料)，但根据标准中ODT电阻有6个可选的电阻值，可以猜测其下拉并联电阻有6个。ODT电阻如下表所示：

  由上表可推测，240ohm恰巧是选择一个下拉电阻导通得到的，120ohm是选择2个下拉电阻导通得到的，其他依此类推。

  LPDDR4标准规定DQ的输出高电平VOH只有两个，即VDDQ/2.5和VDDQ/3，分别是440mV和367mV。这两个值应该控制上拉电阻网络得到的。