FPGA基础知识---1

1.同步异步逻辑
同步逻辑：与时钟之间有固定的关系的逻辑。

特点：当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，状态表中的每个状态都是稳定的。（某些时钟触发的触发器）

异步逻辑：与时钟之间没有固定的关系的逻辑。

特点：电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。（复位按键）

2.同步异步电路
和上面的同步异步逻辑类似，同步异步电路主要看有没有统一的时钟。

同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。

异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。

3.时序设计
我们在拿到一块芯片的时候，总要翻看它的datasheet来获得芯片的各个功能所对应的驱动时序，除了芯片，像各种通信的普通接口，都有自己相应的时序。

说白了，时序设计的实质就是满足每一个触发器的建立/保持时间的要求，从而保证设计的功能。

4.建立时间和保持时间
建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

5.触发器为什么要满足两个时间