基于UVM的APB slave RAM core的IC验证——1 协议、设计及时序

1协议及设计简介

• 先进外围总线：Advanced Peripheral Bus（APB） ——ARM公司提供的低功耗、低复杂度的低成本互联协议。
• APB slave SARM core ：是一个AMBA APB主总线的从外设核。是一个静态随机存储器核心。  通过写操作存储数据。通过APB总线接口读取数据。该Ram内核还支持错误响应和等待状态。
• 在开发SRAM存储核心时，做了以下假设:
• 1. 内存块大小必须是可调整的。（这意味着可以定义每个内存地址将分配多少内存，例如8 bit, 16 bit, 32 bit等。）
• 2. 内存大小必须是可配置的。（这意味着您可以将RAM的地址空间定义为0到63。）
• 3.地址和数据的总线宽度必须可配置。（您可以为地址和数据总线定义总线宽度。）
• 4. 设计必须实现可配置的等待状态，该状态可以根据用户需求启用或禁用。
• 5. 当内存读写操作超出限制时，从机必须触发错误响应。

2体系结构设计——硬件结构

1. 可配置参数

（1）内存块和内存大小：  MEMSIZE=64   MEM_BLOCK_SIZE=8

（2）地址和数据的总线宽度：  ADDR_BUS_WIDTH=32    DATA_BUS_WIDTH=32

（3）重置值配置：  内存地址的重置值 RESET_VAL=0

（4）等待状态（开=1，关=0）配置：  EN_WAIT_DELAY_FUNC=0；启用时从核将在读写操作传输之间产生随机等待状态延迟：  MIN_RAND_WAIT_CYC=0   MAX_RAND_WAIT_CYC=1

2体系结构设计——IO端口 

Port name	Width	方向	Description
PRESETn		I/P	Active low reset signal
PCLK		I/P	Clock signal of 100MHz
PSEL		I/P	Slave Select Signal
PENABLE		I/P	Enable signal
PWRITE		I/P	Write Strobe. 1 = Write, 0 = Read
PADDR	[ADDR_BUS_WIDTH-1:0]	I/P	Address Bus
PWDATA	[DATA_BUS_WIDTH-1:0]	I/P	Write Data Bus
PRDATA	[DATA_BUS_WIDTH-1:0]	O/P	Read Data Bus
PREADY		O/P	Slave Ready Signal
PSLVERR		O/P	Slave Error Response Signal

3体系结构设计——操作

1. 复位操作： PRESETn=0 ；PRESETn=0持续 >1clk ; 重置后所有内存保持RESET_VAL的重置值

2.  写操作： 根据APB规范进行写操作

3. 读操作：  根据APB规范进行读操作

4.错误响应： PSLVERR=1;  当SRAM内核接收到超出地址绑定的内存读或写请求时，它通过将PSLVERR信号设置为1来响应错误。

3体系结构设计——操作：写操作

 

Write Transfer with no wait

 

Write Transfer with wait state

 3体系结构设计——操作：读操作

Read Transfer with no wait state

 

Read Transfer with wait state

 3体系结构设计——操作：错误响应

Write Transfer failing

 

Read Transfer with wait state