基于UVM的APB slave RAM core的IC验证——1 协议、设计及时序

1协议及设计简介

• 先进外围总线：Advanced Peripheral Bus（APB） ——ARM公司提供的低功耗、低复杂度的低成本互联协议。
• APB slave SARM core ：是一个AMBA APB主总线的从外设核。是一个静态随机存储器核心。  通过写操作存储数据。通过APB总线接口读取数据。该Ram内核还支持错误响应和等待状态。
• 在开发SRAM存储核心时，做了以下假设:
• 1. 内存块大小必须是可调整的。（这意味着可以定义每个内存地址将分配多少内存，例如8 bit, 16 bit, 32 bit等。）
• 2. 内存大小必须是可配置的。（这意味着您可以将RAM的地址空间定义为0到63。）
• 3.地址和数据的总线宽度必须可配置。（您可以为地址和数据总线定义总线宽度。）
• 4. 设计必须实现可配置的等待状态，该状态可以根据用户需求启用或禁用。
• 5. 当内存读写操作超出限制时，从机必须触发错误响应。

2体系结构设计——硬件结构