全加器和全减器

     全加器:

输入输出
Ci-1Ai-1Bi-1Si-1Ci-1
00000
00110
01010
01101
10010
10101
11001
11111

有一个非常好记的方法就是0都为0,1都为1,

其余1为奇数,S为1,1为偶数,C为1

实际的规则是:

1.s为总和;2.c为是否进位 

全减器:

输入输出
Ci-1Ai-1Bi-1Si-1Ci-1
00000
00111
01011
01110
10001
10100
11000
11111

规则:

1.s为是否向前位数借位,向前借位了则为1,没有借位则为0

2.c为总的减的数值 

四种触发器类型:

RS:

RSQn+1
00Qn
011
100
11不定

D:

DQn+1
00
11

 JK:

JKQn+1
00Qn
010
101
11_Qn

T: 

TQn+1
0Qn
1_Qn

四种时钟控制触发器激励表:

RS:

Qn->Qn+1RS
00
01
10
11
d0
01
10
0d

 JK:

Qn->Qn+1JK
00
01
10
11
0d
1d
d1
d0

 D:

Qn->Qn+1D
00
01
10
11
0
1
0
1

T:

Qn->Qn+1T
00
01
10
11
0
1
1
0

 

(单纯的笔记,仅作参考) 

 

 

全加器(Full Adder)半加器(Half Adder)是数字电路中用于实现二进制数加法的基本组件,而全减器(Full Subtractor)半减器(Half Subtractor)则用于实现二进制数的减法。 1. 半加器:半加器是一个简单的加法器,它可以计算两个一位二进制数的(Sum)进位(Carry)。半加器由一个异或门(XOR)一个与门(AND)组成。异或门用于计算,与门用于计算进位。 2. 全加器全加器能够处理三个一位二进制数的加法,包括两个加数位一个进位输入。全加器由两个半加器一个或门(OR)组成。第一个半加器处理两个加数位的与进位,第二个半加器处理第一个半加器的与进位输入,然后或门处理两个半加器的进位输出,得到最终的进位结果。 3. 半减器:半减器是一个简单的减法器,用于计算两个一位二进制数的差借位。半减器由一个异或门用于计算差,以及一个与门用于计算借位。 4. 全减器全减器处理三个一位二进制数的减法,包括两个被减数位一个借位输入。全减器通常由两个半减器一个或门组成。第一个半减器计算第一个被减数位与借位输入的差借位,第二个半减器计算第二个被减数位与第一个半减器的差的借位。或门将两个半减器的借位结果合并,得到最终的借位输出。 在Verilog语言中,可以使用组合逻辑电路来描述这些加减器的行为。下面是一个简单的Verilog代码示例,展示了如何描述一个半加器: ```verilog module half_adder( input a, input b, output sum, output carry ); assign sum = a ^ b; // 异或门计算 assign carry = a & b; // 与门计算进位 endmodule ``` 对于全加器、半减器全减器,可以使用类似的结构,只是组合逻辑门的连接方式有所不同。
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