fifo的rdata_Vivado中异步FIFO的实现和使用

本文介绍了FIFO在千兆以太网数据写入、AD采样时钟转换等场景的应用,并详细讲解了在Vivado中如何配置FIFO Generator,包括不同读取模式和异步FIFO的实现。提供了具体的Verilog代码示例来展示FIFO的工作原理和控制信号的使用。
摘要由CSDN通过智能技术生成

FIFO应用:

1、在千兆以太网数据写入,往DDR3里面写数据时候

2、AD采样时钟和内部时钟不同时,需要FIFO进行转换

3、同频异相时也需要用FIFO进行转换

Vivado中FIFO generator的配置方法

1、

2、standard FIFO

read mode读取时会延迟一个周期时钟,first word fall through

read mode 读取时没有延时时钟周期,给使能就有数据,read latency=0。

3、

read data count表示fifo中有多少个数据了。

异步FIFO实现

具体实现代码:

`timescale 1ns / 1ps

//

// Company:

// Engineer:

//

// Create Date: 2016/08/10 14:42:33

// Design Name:

// Module Name: fifo_timing

// Project Name:

// Target Devices:

  • 0
    点赞
  • 1
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值