基于Vivado异步fifo IP的乒乓操作实现

前言

最近在做基于fpga的声阵列数据采集，需要fpga对4通道声阵列信号进行采集，利用AD7608八通道模数转换芯片将麦克风模拟信号转换成数字信号然后通过fpga异步fifo乒乓操作，将数据打包通过以太网传输至PC端进行声学信号处理。本章讲如何在vivado上实现异步fifo乒乓操作，文章最后会贴出仿真图以及总体工程文件（包括原码以及testbench）免费下载。

一、FIFO配置

首先第一面选择异步双端口RAM

第二步读写数据位宽选择16位（因为AD7608为18位，后面准备减少数据位宽至16），数据深度选择1024（实际只有1023，后面由于UDP最多一次只能传输1500左右字节，对于2字节数据，最多只能传输700左右），

第三步选择512个数据读满信号

第四步将读写计数全勾上

最后配置界面

二、状态转换图

写FIFO：（由于实时采集数据，也就是一直采集，所以每当来个采集完成信号存储一次fifo，当fifo1存满开始存fifo2）

读FIFO：（因为udp传输时钟远远大于数据采集时钟，所以当fifo1存满时，将当前fifo1数据通过udp传输出去，然后等待下一个fifo2满信号再继续传输数据，循环往复）

三、异步fifo乒乓操作控制代码

module data_stream_control_top(
    input              sys_clk        ,
    input              rst_n          ,
    //data_i
//    input        clk_in      
    input [15:0]       data_in        ,
    input              data_in_en     ,
    //data_ou
    input              clk_out        ,
    input              data_out_en    ,
    output             prog1_full     ,
    output     [15:0]  data_out       ,
    output reg         tx_start_en    ,
    output     [9:0]   rd_data1_count ,
    output     [9:0]   wr_data1_count ,
    output reg         data1_in_en    ,
    output reg         data1_out_en    ,
    output     [9:0]   rd_data2_count ,
    output     [9:0]   wr_data2_count ,
    output reg         data2_in_en    ,
    output reg [2:0]   nex_fifo_state ,
    output reg [2:0]   nex_data_state ,
    output reg         data_en_out    
    );
    
    
wire [15:0] data1_out;
wire [15:0] data2_out;    
//assign data_out =(cur_data_state== st_data2_en)? data2_out:data1_out;

    
wire    fifo1_full ;
wire    fifo1_empty;
//wire    prog1_full ;
wire    fifo2_full ;
wire    fifo2_empty;
wire    prog2_full ;
//wire  [9:0] rd_data1_count;
//wire  [9:0] wr_data1_count;
//wire  [9:0] rd_data2_count;
//wire  [9:0] wr_data2_count;
//reg data1_in_en;
//reg data2_in_en;  

assign clk_in =