systemverilog中的条件运算符？：

最新推荐文章于 2024-07-11 12:50:11 发布
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systemverilog中也可以使用和c语言中类似的条件运算符

用法如下        a ？m : n，

其中m和n可以为数值或者表达式，a为表达式或者数值

表示为如果a为真（1），则a=m，否则a=n，类似于if else语句，使代码更加简洁

m0_71354184
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