＜RTL设计的艺术＞ sram时序分析要点

目录

一、问题背景

二、反面案例说明

三、反面案例修改

四、总结

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一、问题背景

电路设计时，sram与D触发器都能存储数据，但是由于工艺不同，使用起来有很多区别。

其中很重要的一个区别是：sram单元读写时序都比较差，因此我们在设计电路时，尽量保证sram的读写端口直连D触发器，这样可以吸纳sram的读写延迟。如果读写端口有复杂逻辑就容易成为限制电路运行频率的关键路径。

二、反面案例说明

下面以sram的读端口为例进行说明：

错误的案例->sram读端口数据经过了一些选择后才进入D触发器，代码如下：

综合后的电路如下，可以明显看到sram与D触发器之间存在一个逻辑：

实际上这形成了时序关键路径，由于本次设计中sram非常大（达到了300KB），sram直接读写延迟就已经很大了。