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在SystemVerilog中always块细分为:always_ff、always_latch、always_comb三种,分别用于描述触发器、锁存器、组合逻辑。
always_ff:用于描述触发器,@后必须跟边沿敏感型信号。
always_ff @ (posedge <时钟信号>, negedge <复位信号>)
always_latch:用于描述锁存器,工作在时钟电平而非时钟边沿上。
always_latch begin
if(条件) a_latch<=sth;
end
always_comb:用于描述组合逻辑。always_comb在零时间自动执行,防止死锁。在综合时,如果不满足综合逻辑会报错。