verilog
中控制逻辑块
组合逻辑块:
always @(*)
if(a > b)
out = 1;
else
out = 0;
时序逻辑块:
always @(posedge clk) //时序逻辑 flip-flop触发器
if(en)
out <= in;
systemverilog
中控制逻辑块
SystemVerilog
把always
关键字细化了,对不同的设计要求有不同的关键字:
always_comb //组合逻辑
if(a > b)
out = 1;
else
out = 0;
comb
是combinational
的缩写,always_comb
表示设计者想要设计一个组合逻辑电路。同时不必再写敏感信号列表。我们在设计组合逻辑电路时,一件最重要的事就是不要一不小心搞一个latch
出来。always_comb
会告诉综合工具,这里需要的是一个组合逻辑电路。如果真的需要latch
,SystemVerilog
准备了专门的关键字:
always_latch //latch
if(clk)
out = in;
always_latch
是电平敏感的,它也不需要敏感信号列表,它会告诉综合工具,这里我就是需要一个latch
。
always_comb
和always_latch
极大的降低了unintentional latch
的出现。这是对电路设计的一大提升。
对于flip-flop触发器
的设计,也有专门的关键字:
always_ff @(posedge clk) //flip-flop触发器
if(en)
out <= in;
ff
是flip_flop
的缩写,它需要敏感信号列表,并且是边沿触发的,所以敏感信号列表里的信号,都需要加关键字posedge
或negedge
。假如我们忘记了写posedge
或者negedge
:
always_ff @(clk) //错误
if(en)
out <= in;
综合工具会发出警告:这里应该是flip-flop
,可你写的不是flip-flop
。使用always
,则不会收到这样的警告。
SystemVerilog
把always
细化成always_comb
, always_ff
, 和always_latch
。使综合工具可以自动检查各种细节,降低了设计失误的可能。