异步时序电路的设计方法

异步时序电路的设计方法

时序电路的设计方法的基本步骤已经在 【 同步时序电路的设计方法 】 一文中介绍,本篇将直接从例题开始分析

分析举例

【例】设计一个异步时序电路,要求如图所示状态转换图

在这里插入图片描述

【解】

思路:采用异步方案,为了直观清楚,需根据状态转换图画出对应的时序图,然后从翻转要求出发,为每个触发器选择合适的时钟信号

选择时钟脉冲的基本原则:凡是要翻转的触发器都能够获得相应的时钟触发沿,且触发沿越少越好

  • Step1:选触发器,求方程

    1. 选触发器:用到 3 位二进制代码,故选用 3 个 触发器(这里选用 CP 上升沿触发 D 触发器),分别用 F F 0 、 F F 1 、 F F 2 FF_0、FF_1、FF_2 FF0FF1FF2 表示

    2. 输出方程

      根据状态转换图用卡诺图求输出方程

      在这里插入图片描述

    3. 时钟方程(异步时序电路的关键):先根据状态转换图画出时序图,再根据翻转条件选脉冲

      在这里插入图片描述

      根据翻转条件选脉冲

      • F F 0 FF_0 FF0 :每来一个 C P ↑ CP↑ CP 翻转一次,选 C P CP CP 作为时钟脉冲
      • F F 1 FF_1 FF1 :在 C P 2 ↑ CP_2↑ CP2 C P 4 ↑ CP_4↑ CP4 时刻翻转,选 Q 0 ‾ \overline{Q_0} Q0 作为时钟脉冲
      • F F 2 FF_2 FF2 :在 C P 4 ↑ CP_4↑ CP4 C P 6 ↑ CP_6↑ CP6 时刻翻转,选 Q 0 ‾ \overline{Q_0} Q0 作为时钟脉冲

      C P 0 = C P ( C P ↑ ) CP_0=CP(CP↑) CP0=CP(CP)

      C P 1 = C P 2 = Q 0 ‾ ( Q 0 ‾ ↑ , Q 0 ↓ ) CP_1=CP_2=\overline{Q_0}(\overline{Q_0}↑,Q_0↓) CP1=CP2=Q0(Q0,Q0)

    4. 状态方程:画出次态卡诺图,再拆分开,由拆分卡诺图求状态方程

      在这里插入图片描述

      注意:要把没有时钟信号的次态也作为约束项处理,以利于状态方程的化简

      F F 2 FF_2 FF2 C P 2 ↑ CP_2↑ CP2 保持,在 C P 4 ↑ CP_4↑ CP4 C P 6 ↑ CP_6↑ CP6 时刻翻转, C P 1 、 C P 3 、 C P 5 CP_1、CP_3、CP_5 CP1CP3CP5 没用,当作约束项处理

      在这里插入图片描述

      F F 1 FF_1 FF1 C P 2 ↑ CP_2↑ CP2 C P 4 ↑ CP_4↑ CP4 时刻翻转,在 C P 6 ↑ CP_6↑ CP6 保持, C P 1 、 C P 3 、 C P 5 CP_1、CP_3、CP_5 CP1CP3CP5 没用,当作约束项处理

      在这里插入图片描述

      由于 Q 0 Q_0 Q0 受时钟信号 C P CP CP 控制,所以按照普通卡诺图拆分方法即可

      在这里插入图片描述

    5. 驱动方程

      D触发器特性方程 Q n + 1 = D Q^{n+1}=D Qn+1=D

      在这里插入图片描述

  • Step2:画电路图

    在这里插入图片描述

  • Step3:检查电路能否自启动

    在这里插入图片描述

    电路能从无效状态返回有效状态,能自启动


数字电子基础 专栏的文章 均有参考 《数字电子技术/数字逻辑电路》 课程视频 】

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Verilog是一种硬件描述语言,用于描述数字电路的行为和结构。在Verilog中,可以使用同步和异步时序电路来实现不同的功能。 同步时序电路是指电路中的所有触发器都由一个统一的时钟信号控制,触发器在时钟的上升沿或下降沿进行状态转换。同步时序电路的状态转换是同步的,意味着所有的状态转换都在时钟的边沿发生。这种设计方法可以确保电路的稳定性和可靠性,因为所有的状态转换都是在同一个时钟周期内完成的。同步时序电路设计方法较为系统和易于掌握,可以使用Verilog的时序建模来描述和分析电路的行为\[2\]。 异步时序电路是指电路中的触发器的状态转换不仅仅依赖于时钟信号,还依赖于输入信号的变化。异步时序电路的状态转换是异步的,意味着触发器的状态可以在任意时间间隔内发生变化。由于异步时序电路的状态转换可能存在时间差异,因此输出状态可能会在短时间内不稳定。这种不稳定的状态对电路的设计和调试带来了困难\[3\]。 总结起来,同步时序电路是通过统一的时钟信号来控制触发器的状态转换,而异步时序电路的状态转换不仅依赖于时钟信号,还依赖于输入信号的变化。在Verilog中,可以使用时序建模来描述和分析同步和异步时序电路的行为。 #### 引用[.reference_title] - *1* [同步时序电路异步时序电路](https://blog.csdn.net/weixin_44453255/article/details/92764440)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] - *2* *3* [Verilog描述——异步时序电路与同步时序电路浅析](https://blog.csdn.net/sinat_31206523/article/details/103837133)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item] [ .reference_list ]

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