【芯片前端】一文搞定|寄存器组织生成与uvm ral_model环境全流程

最新推荐文章于 2023-08-17 14:37:27 发布

尼德兰的喵

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分类专栏： uvm ral_model与寄存器集成尼德兰的喵全内容专栏文章标签：前端 verilog uvm 芯片

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uvm ral_model与寄存器集成

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本文详细介绍了如何组织寄存器文档，使用脚本生成寄存器描述文件和辅助RTL代码，接着在Linux环境下通过ralf生成ral文件和RTL代码，最后构建UVM RAL访问环境，包括apb_utils、testbench结构及配置文件的编写。整个流程覆盖了寄存器管理的全过程。

摘要由CSDN通过智能技术生成

前言

本文以组织一个系统（或模块）寄存器为例，进行寄存器与ral生成相关的全流程展示。内容包括如下几个部分：

寄存器文档组织
描述文件与辅助RTL代码结构
ralf/ral/rtl文件代码结构
UVM RAL访问环境组织

寄存器文档组织

在windows路径下组织寄存器文档，格式为excel表格。文档命名需要与系统名保持一致，如本次demo的模块名为REG_PRJ，因此表格命名为REG_PRJ.xlsx。表格内分为两个部分：readme页和一众block_name页。readme页是对系统内不同模块寄存器或不同用途寄存器的区间和地址划分，demo中划分了三块独立的寄存器：sys_cfg、sys_status和sys_irq，分别用来承载不同的功能：