总线通信协议-UART

1. 简介

UART:universal asynchronous receiver and transmitter通用异步收发器，串行接口，适用于速度较慢的点对点通信场景,由于是异步通信，没有时钟信号，因此需要收发双方的波特率相同、
USART:universal synchronous asynchronous receiver and transmitter通用同步/异步收/发器,是UART的升级版，可以进行同步通信

1.1 特点

异步,串行接口，速度较慢，20Kbps，可以实现全双工传输和接收

1.2. 接口

tx:发送数据线
rx:接受数据线
一般还会加上VCC和GND
1对1传输，所以不用传输地址，I2C是要传输地址的，PSI由于有片选信号，所以也不用传输地址。

2. 传输协议

默认：高电平
起始：1bit/低电平
数据：8bit
校验位：1bit; 奇校验表示数据中1的个数为奇数，则校验位为0，如果为偶数，那么校验位为1，也就是说数据码+校验位共有奇数个1.
终止位 : 1bit/ 高电平

2.1 传输时序图

TX:

2.2 模块实现

发送模块

module tx #(

	parameter DATA_WIDTH = 8,
	parameter ODD_EVEN = 0 // 0 stand for the even 
)(

	input wire [DATA_WIDTH-1 : 0] data_in,
	input wire data_vld,

	input wire sys_clk,
	input wire sys_rst_n,

	output reg data_out

);

parameter IDLE		= 5'b00001;
parameter START 	= 5'b00010;
parameter DATA_TRA 	= 5'b00100;
parameter CHECK 	= 5'b01000;
parameter STOP 		= 5'b10000;

reg [4:0] cur_state;
reg [4:0] nxt_state;

always_ff @(posedge sys_clk or negedge sys_rst_n) begin
	if (!sys_rst_n)
		cur_state <= IDLE;
	else
		cur_state <= nxt_state;
end 
reg [7:0] data_in_reg;
always_ff @(posedge sys_clk or negedge sys_rst_n) begin : proc_data_in_reg
	if(~sys_rst_n) begin
		data_in_reg <= 0;
	end else if (data_vld)begin
		data_in_reg <= data_in;
	end
end

reg [2:0] data_cnt;

always_latch begin
	nxt_state = IDLE;
	case (cur_state)
		IDLE :
			if (data_vld)
				nxt_state = START;
		START : 
			nxt_state = DATA_TRA;
		DATA_TRA : 
			if(data_cnt == DATA_WIDTH-1)
				nxt_state = CHECK;
			else
				nxt_state = DATA_TRA;
		CHECK :
			nxt_state = STOP;
		STOP :
			nxt_state = IDLE;
	endcase 
end

always_ff @(posedge sys_clk or negedge sys_rst_n) begin : proc_data_cnt
	if(~sys_rst_n) begin
		data_cnt <= 'd0;
	end else if (cur_state == DATA_TRA)begin
		data_cnt <= data_cnt + 1'b1;
	end else
		data_cnt <= 'd0;
end

reg check_tmp;
always_ff @(posedge sys_clk or negedge sys_rst_n) begin : proc_check_tmp
	if(~sys_rst_n) begin
		check_tmp <= 'b0;
	end else if (cur_state == DATA_TRA)begin
		check_tmp <= check_tmp + (data_in_reg >> data_cnt); //calculate the number of 1
	end else if (cur_state == STOP)
		check_tmp <= 'b0;
end

always_ff @(posedge sys_clk or negedge sys_rst_n) begin : proc_data_out
	if(~sys_rst_n) begin
		data_out <= 'b1;
	end else if (cur_state == START) begin
		data_out <= 'b0;
	end else if (cur_state == DATA_TRA ) begin
		data_out <= data_in_reg >> data_cnt;
	end else if (cur_state == CHECK) begin
		data_out <= check_tmp ^ ODD_EVEN;
	end else
		data_out <= 'b1;
end



endmodule

整个代码的状态机就是根据时序图得到的，因为一般传输协议的时序图都代表着一定的顺序关系，所以用状态机实现是最方便的。

2.3 模块测试

module tb_tx();

parameter DATA_WIDTH = 8;
parameter ODD_EVEN = 0;

reg [DATA_WIDTH-1 : 0] data_in;
reg data_vld;

reg sys_clk, sys_rst_n;

wire data_out;


initial begin
	sys_clk = 'b0;
	sys_rst_n = 'b0;

	# 15 
	sys_rst_n = 'b1;
end

always #5 sys_clk = ~sys_clk;

initial begin
	data_vld = 'b0;
	data_in = 'd0;

	repeat(2)
		@ (posedge sys_clk) ;
	data_vld = 'b1;
	data_in = 'b10010001;

	@(posedge sys_clk) ;
	data_vld = 'b0;
	data_in = 'd0;

	#10000
	$finish;
end

tx tx_dut(
	data_in,
	data_vld,
	sys_clk,
	sys_rst_n,

	data_out
	);

	initial begin
		$fsdbDumpfile("tb_tx.fsdb");
		$fsdbDumpvars(0, tb_tx);
		$fsdbDumpon;
	end



endmodule

从波形图可以看出，和我们的时序图几乎一致，开始，数据传输10001001， 奇偶校验位：采用的是偶校验，所以校验位为1，结束高电平。

3. 小结

1. URRT是异步的，因为它没有时钟信号作为基准，它以一个低电平作为开始信号，因为Tx默认是拉高的，然后通过设置波特率让接受方和发送方同步。

参考链接：https://blog.csdn.net/z123canghai/article/details/88411302