关于FPGA的时钟分频问题

关于FPGA的时钟分频问题

在FPGA里面，关于时钟分频，可以通过锁相环来实现，但是，锁相环的分频系统受到一定的限制（根据所用的FPGA芯片不同，所受到的限制也不一样），不能随心所欲的按照自己的想法来分频。所以，我们可以自己写一个分频的程序，当然，能够达到分频的效果，只是精度并没有像PLL的那么高，但是，对于一般的应用还是可以的

具体的Verilog HDL语言实现如下：

这种分频，所实现的时钟输出的占空比就是50%的。

always @(posedge clk_50MHz or negedge reset_n)
begin
	if (reset_n == 1'b0)
	begin
		count <= 10'd0;
	end
	else
	begin
		count <= count + 10'd1;
		if (count == 10'd25)
		begin
			clk_1MHz <= clk_1MHz + 1'd1;
			count <= 10'd0;
		end
	end
end