clock wizard 生成VHDL例化

最新推荐文章于 2024-08-05 15:40:58 发布
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文章标签： fpga开发
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本文链接：https://blog.csdn.net/one_tomato/article/details/128698940
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在使用clockwizard时遇到Vivado默认生成的是VerilogIP例化文件，但在VHDL项目中需要使用。尽管尝试多种设置无法直接生成VHDLIP，但发现可以手动复制生成的.vho文件到源代码中直接调用时钟模块。.vho文件通常位于/project_path/project_path.ip_user_files/下。
摘要由CSDN通过智能技术生成

最近在使用clock wizard时，发现vivado 自动生成的ip例化文件是verilog的，但是项目是vhdl，经过多方设置仍然不能生成vhdl的ip核，最后发现只需要找到生成的vhdl例化文件，复制粘贴到自己的源文件里就能直接调用时钟模块。在生成ip核后，vhdl的例化文件（.vho）存在/project_path/project_path.ip_user_files/下面

 

one_tomato
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