超级会员免费看
本文深入探讨了FPGA设计中的时钟优化，包括如何避免关键路径穿越SLR和输入/输出列，使用CLOCK_LOW_FANOUT属性，以及针对UltraScale/UltraScale+FPGA的时钟方案。时钟抖动是影响建立时间和保持时间裕量的关键因素，降低了建立时间裕量。文章详细解释了时钟抖动的原理和影响，提出降低时钟不确定性的方法，如选择MMCM的Minimize Output Jitter选项。此外，还介绍了安全时钟启动，确保MMCM/PLL输出稳定时钟后再启动，以防止时序逻辑在不稳定时钟下工作。
方法10：避免关键路径穿越SLR或输入/输出列
如果时序违例的根本原因在于时钟偏移过大，那么首先检查该路径是否跨die（穿越多个SLR）或是否穿过输入/输出列。若是，则可采用手工布局的方式将关键路径封闭在同一个SLR内或避免其穿过输入/输出列。
方 法 11 （ 针 对 UltraScale/UltraScale+FPGA ） ： 使 用
CLOCK_LOW_FANOUT属性使时钟网线驱动的负载位于同一个时钟区域内对于低扇出的时钟网线（负载个数小于2000），可通过属性CLOCK_LOW_FANOUT使这些负载最终位于同一个时钟区域内，如Tcl代码2-14所示。这里需要特别注意的是命令get_nets的对象必须是全局时钟缓冲器输出端连接的网线。最终结果如图2-52左侧所示。此外，CLOCK_LOW_FANOUT 的 优 先 级 低 于 CLOCK_DEDICATED_ROUTE 、CLOCK_DELAY_GROUP、USER_CLOCK_ROOT、LOC和PBLOCK，因此，如果发生约束冲突，CLOCK_LOW_FANOUT可能不会生效。
应用案例5&#x
订阅专栏 解锁全文
8910
被折叠的 条评论
为什么被折叠?
到【灌水乐园】发言
