vivado中时钟模块的使用——clocking wizard IP核

本文详细介绍了在ZCU208 FPGA开发中如何使用clockingwizard IP核,重点比较了MMCM和PLL的区别。MMCM支持动态调整,而PLL则不行。由于ZCU208采用差分输入时钟,所以Source选项只能选择Differentialclockcapablepin。该IP核能够实现分频、倍频和混频输出,以满足不同频率需求。
摘要由CSDN通过智能技术生成

clocking wizard IP核使用讲解

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IP核界面如图,我使用的FPGA是ZCU208。
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时钟选项如上图,Primitive选项里面:
1、MMCM:混合模式时钟管理器
2、PLL:锁相环
PLL和MMCM区别 :最大的区别MMCM可以实现动态调整,PLL没有办法实现动态调整
值得注意的点如下:
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在这里是对输入时钟的选择,也就是FPGA开发板上的时钟选择,因为我使用的是ZCU208,这个开发板使用的时钟的差分输入时钟,因此Source选项就只有Differential clock capable pin一种。

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IP核可以实现分频、倍频、混频输出,用来提供各种需要的频率

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Vivado使用Clocking Wizard配置输入差分时钟可以按照以下步骤进行: 1. 打开Vivado工程并进入Block Design界面。 2. 在Design Sources面板,右键单击并选择"Add IP"。在弹出的对话框,搜索并选择"Clocking Wizard" IP。 3. 在"Add IP"对话框的下一步,选择"Create a new AXI4 peripheral"并点击"Next"。 4. 在接下来的对话框,您可以选择输入差分时钟的频率、时钟源和其他参数。根据您的需求进行配置,并点击"Next"。 5. 在下一个对话框,您可以选择是否要生成输出文件(例如时钟约束文件)并设置输出文件的位置。根据需要进行配置,并点击"Next"。 6. 在最后的对话框,您可以为Clocking Wizard IP设置一个名称,并选择是否将其自动连接到处理系统(PS)的时钟接口。根据需要进行配置,并点击"Finish"。 7. 在Block Diagram,将Clocking Wizard IP拖动到适当的位置。 8. 连接输入差分时钟信号到Clocking Wizard IP的输入端口。可以使用连线工具连接差分时钟信号到相应的输入引脚。 9. 连接Clocking Wizard IP的输出时钟到其他逻辑模块。 10. 在设计完成后,运行综合和实现过程以生成比特流文件。 11. 如果需要,您可以在生成的比特流文件添加时钟约束以确保正确的时序分析和布局布线。 请注意,以上步骤提供了一个大致的框架,实际配置过程可能会因具体的设计需求和情况而有所不同。建议您参考Vivado工具的用户指南和相关文档,以获取更详细的指导和支持。
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