数字IC设计 - 后端DC 概述

逻辑综合的概述

synthesis = translation + logic optimization + gate mapping .

DC工作流程主要分为这三步

Translation ： 翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的库表现）,以GTECH或者没有映射的ddc形式展现。

Logic optimization ：逻辑优化， 就是把统一用门级描述的电路进行优化，就是把路径调整一下，门给改一下等等。

Gate mapping ：门级映射，把优化了的统一门级描述，DC用别的厂商的工艺库把电路给映射出来，得到一个.ddc文件。这个.ddc文件可以包含许多丰富的信息，比如映射的门电路信息与网表、.v格式的网表、延时信息（sdf）、工作约束(sdc)等信息。（.ddc不能用文本编辑器打开）。.ddc这个包含的网表文件是实际意义的网表文件，而.v这个形式的网表问价是用来做后仿真的文件。

延时信息的得出：线负载模型、拓扑结构模型(现在)。