Verilog HDL之实用技巧总结

最新推荐文章于 2024-05-18 14:01:36 发布

programmer-guan

最新推荐文章于 2024-05-18 14:01:36 发布

阅读量552

点赞数

分类专栏： FPGA之编程思想文章标签： verilog

本文为博主总结文章，欢迎转载

本文链接：https://blog.csdn.net/programmer_guan/article/details/105267069

版权

1、驱动时钟的产生

always @(posedge sys_clk or negedge rst_n) 
begin
    if(!rst_n) 
		clk_cnt <= 16'd0;
    else if(clk_cnt >= clk_divide -1'd1) //注意：若spi_div为input类型数据则不可在此减1
		clk_cnt <= 16'd0;
    else
		clk_cnt <= clk_cnt + 1'b1;
end

wire dri_clk =