verilog中的参数传递

 参数预定义的方法

module name#(parameter parameter1=12, parameter2=80) (
	input clk,
	input rst_n,
	output reg port_name
	);

参数传递的方法

name  #( parameter1, parameter2) name_inst
(
	.clk(clk) ,	// input  clk_sig
	.rst_n(rst_n) ,	// input  rst_n_sig
	.port_name(port_name) 	// output  port_name_sig
);