PCIe协议翻译【第三章】【Data Link Layer Specification】

已于 2024-07-30 13:38:25 修改
阅读量1.2k 收藏 31
点赞数 7
CC 4.0 BY-SA版权
分类专栏： pcie 文章标签： pcie
于 2024-07-16 14:39:39 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/q774318039a/article/details/140430173

数据链路层是事务层和物理层之间的中间组件。它的主要职责是提供可靠的机制，用于在链路上的两个组件之间交换事务层数据包（TLP）。

3.1 Data Link Layer Overview

在这里插入图片描述
数据链路层负责将事务层提供的TLP可靠地传输到另一个组件的事务层。数据链路层提供的服务包括：

  • 数据交换
    - 接受从传输事务层传输的TLP并将它们传递到传输物理层
    - 接受通过链路从物理层接收的TLP并将其传递到接收事务层
  • 错误检测和重试
    - TIP序列号和LCRC生成
    - 用于数据链路层重发的TLP包存储
    - TLP和数据链路层包（DLLP）的数据完整性检查
    - 积极和消极应答DLLP
    - 错误报告和日志机制的错误指示
    - 链接应答超时重发机制
  • 初始化和电源管理
    - 跟踪链接状态并将活动/重置/断开状态传递到事务层

DLLPs：

  • 用于链路管理功能，包括TLP确认、电源管理和流控制信息交换
  • 在链路上两个直接连接的组件的数据链路层之间传输
  • DLLP在一个链路上的两个组件之间进行点对点发送。TLP可能通过一个或多个中间组件从一个组件路由到另一个组件。
  • DLLP和TLP的数据完整性检查是使用通过链路发送的每个数据包中包含的CRC来完成的。DLLP使用16位CRC，而TLP（可以比DLLP长得多）使用32位LCRC。TLP还包括序列号，用于检测一个或多个完整TLP丢失的情况。
  • 收到的未通过CRC检查的DLLP将被丢弃。使用DLLP的机制可能会因这种信息丢失而遭受性能损失，但可以自我修复，以便连续的DLLP将取代任何丢失的信息。
  • 未通过数据完整性检查（LCRC和序列号）或在从一个组件到另一个组件的传输中丢失的TLP将由发送器重新发送。发送器存储已发送的所有TLP的副本，在需要时重新发送这些副本，并仅在收到来自其他组件的无错误接收的肯定确认时清除这些副本。如果在指定时间段内未收到肯定确认，发送器将自动开始重新传输。接收者可以使用否定确认请求立即重新传输。

数据链路层表现为对事务层具有不同延迟的信息管道。在任何给定的单个链路上，送入发射数据链路层（1和3）的所有TLP将在稍后以相同的顺序出现在接收数据链路层（2和4）的输出处，如图3-1所示。延迟将取决于多种因素，包括管道延迟、链路的宽度和操作频率、链路上的电信号传输以及数据链路层重发引起的延迟。由于这些延迟，发射数据链路层（1和3）可以向发射事务层施加反压力，而接收数据链路层（2和4）将有效信息的存在或不存在传达给接收事务层。

3.2 Data Link Control and Management State Machine

数据链路层跟踪链路的状态。它与事务层和物理层通信链路状态，并通过物理层执行链路管理。数据链路层包含数据链路控制和管理状态机（DLCMSM）来执行这些任务。该状态机的状态如下所述，如图3-2所示。

状态：

  • DL_Inactive。物理层报告链路不可操作或没有连接到端口
  • DL_Feature (optional) 。物理层报告链路可运行，执行 Link Feature交换
  • DL_Init。物理层报告链路可操作，初始化默认虚拟通道VC0的流控制
  • DL_Active。正常操作模式

状态输出：

  • DL_Down。数据链路层未与链路另一端的组件通信
  • DL_Up。数据链路层正在与链路另一端的组件通信

在这里插入图片描述

3.2.1 Data Link Control and Management State Machine Rules

规则

  • DL_Inactive
    • PCI Express hot、warm或冷重置后的初始状态（请参阅第6.6节）。请注意，DL状态不受FLR的影响（请参阅第6.6节）
    • 进入DL_Inactive后
      • 将所有数据链路层状态信息重置为默认值
      • 如果端口支持可选的 Data Link Feature ，则必须清除“Remote Data Link Feature Supported,”和“Remote Data Link Feature Supported Valid”有效字段
      • 丢弃数据链路层retry buffer的内容（请参阅第3.6节）
    • 处于DL_Inactive状态时
      • 向事务层以及数据链路层的其余部分报告DL_Down状态注意：这将导致事务层丢弃任何未完成的事务并在内部终止任何传输TLP的尝试。对于下游端口，这相当于“热移除”。对于上游端口，链路关闭相当于热重置（请参阅第2.9节）。
      • 丢弃事务层和物理层的TLP信息
      • 不生成或接受DLLP
    • 退出到DL_Feature状态，如果
      • 该端口支持可选的数据链路功能交换，数据链路功能交换启用位为设置，事务层指示软件未禁用该链路，物理层报告物理LinkUp = 1b
    • 退出到DL_lint状态，如果
      • 该端口不支持可选的数据链路功能交换，事务层指示该链路未被软件禁用，物理层报告物理LinkUp = 1。
      • 该端口支持可选的数据链路功能交换，数据链路功能交换启用位为清除，事务层指示软件未禁用该链路，物理层报告物理LinkUp = 1b
      • 上述2个条件取或
  • DL_Feature
    • 在DL_Feature中
      • 执行第3.3节中所述的数据链路功能交换协议
      • 报告DL_Down状态
      • 具有DL_Down状态的端口的数据链路层被允许丢弃任何收到的TLP，除非已经发送一个或多个ACK DLLP来确认这些TLP。
    • 退出到DL_lint状态，如果
      • 数据链路功能交换成功完成，物理层继续报告物理链路Up = 1b
      • 数据链路功能交换确定远程数据链路层不支持可选的数据链路功能交换协议，物理层继续报告物理LinkUp = 1b
      • 上述2个条件取或
  • DL_Init
    • 在DL_Init中
      • 遵循第3.4节中描述的流控制初始化协议，初始化默认虚拟通道VC 0的流控制
      • 处于FC_INIT1状态时报告DL_Down状态;处于FC_INIT2状态时报告DL_Up状态
      • 具有DL_Down状态的端口的数据链路层被允许丢弃任何收到的TLP，除非已经发送一个或多个ACK DLLP来确认这些TLP。
    • 退出到DL_Active状态，如果
      • 流量控制初始化成功完成，物理层继续报告物理LinkUp = 1b
    • 如果出现以下情况，则终止初始化VC 0的流控制的尝试并退出DL_Inactive
      • 物理层报告物理LinkUp = 0
  • DL_Active
    • DL_Active称为正常工作状态
    • 处于DL_Active状态时
      • 事务层和物理层接受并传输TLP信息
      • 生成和接受DLLP
      • 向事务和数据链路层报告DL_Up状态
    • 退出到DL_Inactive，如果
      • 物理层报告物理LinkUp = 0
      • 具有Surprise Down错误报告功能的下游端口（请参阅7.5.3.6部分）必须将从DL_Active到DL_Inactive的转换视为Surprise Down错误，除非以下情况下此错误检测被阻止：
        • 软件设置了桥控制寄存器的Secondary bus Reset
        • 软件设置了Link Disable
        • switch的下游端口因为上游端口的事件导致从DL_Active到DL_Inactive的转换不被视为错误。比如上游端口的Hot reset，上游链路转换到DL_Down，上游端口的Secondary bus Reset
        • 通过此端口发送OME_Turn_Off消息。
        • 关闭电源，复位，恢复链路的请求发送到物理层之前，不允许转换到DL_Inactive。
        • 如果PME_Turn_off/PME_TO_Ack握手失败，则可能会检测到Surprise Down。
        • 如果该端口和可热插入插槽关联，（Slot Capabilities寄存器的Hot-Plug Capable bit设置1），Hot-Plug Surprise bit设置1，那么任何到DL_Inactive的转换都不能被视为错误。
        • 如果该端口和可热插入插槽关联，（Slot Capabilities寄存器的Hot-Plug Capable bit设置1）， Power Controller Control bit设置1，那么任何到DL_Inactive的转换都不能被视为错误。

由上述一

最低0.47元/天 解锁文章

200万优质内容无限畅学
PCIe Data Link Layer - 可靠传输
maxwell2ic的博客
12-04 1140
数据链路层简介 Dll层主要任务有：保证tlp的可靠传输，tlp的流控，以及部分低功耗状态的管理。 Dllp固定8byte长，点对点传输，trans层不可见，没有路由信息。8b10b编码头尾加上SDP/END，128b编码只有2byte的SDP，没有END。 有做crc校验，如果出错没有重传，而是收到下一个相同类型的dllp来更新丢失的信息 没有握手机制，通过timeout来实现错误恢复 Dllp包括4种类型，ack/nack，power management，flow control，vender
PCIE-spec3.1 3.5 Data link Data integrity
weixin_30532973的博客
11-19 204
Data link layer给TLP加上了TLP sequence number 和LCRC来确保TLP的传输。 DL接收端通过检查sequence number，LCRC和PL层的输出检查信号，来判断TLP传输是否正确，如果传输有错误，Data Link Layer Retry将用来恢复数据。 转载于:https://www.cnblogs.com/lybinger/p/9983590...
PCIe协议之数据链路层（Data Link Layer）深度解析
浩瀚之水的专栏
03-18 1204
PCIe数据链路层位于事务层与物理层之间，是确保数据可靠传输的核心层级。其核心职责包括错误检测与纠正、流量控制、链路管理以及电源状态切换。
PCIe数据链路层
xuyi056的博客
03-13 677
数据链路层为链路两个端口之间的传输，而事务层是两个设备之间的传输，中间可能经过多个条链路。
PCIe扫盲——PCIe总线数据链路层入门
kunkliu的博客
06-29 1707
转载地址：http://blog.chinaaet.com/justlxy/p/5100053250 前面的文章介绍过，数据链路层（Data Link Layer）主要进行链路管理（Link Management）、TLP错误检测，Flow Control和Link功耗管理。 数据链路层不仅可以转发来自事务层的包（TLP），还可以直接向另一个相邻设备的数据链路层直接发送DLLP，比如应用于Fl...
PCI Express Architecture Link Layer and Transaction Layer Test Specification
04-20
文档提到的版本为PCI Express Architecture Link Layer and Transaction Layer Test Specification Revision 4.0, Version 1.0，日期是2019年7月25日，说明这是第四版的第1次修订。版本历史部分显示了该标准从2.0版...
USB_3_1_Link_Layer_Test_Specification_2018_01_02.pdf
05-22
This document provides the compliance criteria and test descriptions for Enhanced SuperSpeed USB 3.1 Link Layer implementations.
PCIE事物层协议详解
01-18
在讨论PCIe事物层协议（Transaction Layer Protocol，简称TLP）之前，我们需要了解PCIe是一个多层协议，它包括物理层（PHY）、链路层（Link Layer）和事物层（Transaction Layer）。TLP是事物层上的协议，主要负责...
synopsys PCIE IP协议解析
吴建明wujianming_110117
11-04 3843
synopsys PCIE IP协议解析 1．Overview Core支持单个Pcie内核的Loopback功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为loopback slave。该种模式可以用来完成板级的debug，BER测试，系统调试。 在做Loopback的时候需要注意将“Link up”强制写成1（根据specification该位应该是0），造成系统处于L0状态的假象，以便系统
PCIe数据链路层图文详细总结-PCIe专题知识（二）
Luckiers的博客
05-03 5555
本文主要介绍数据链路层的相关知识，通过详细的图文解析，方便读者快速掌握。PCIe 总线的数据链路层（Data Link Layer）处于事务层和物理层之间，主要进行链路管理（Link Management）、TLP错误检测，Flow Control和Link功耗管理，负责数据链路层包（Data Link Layer Packet，DLLP）的创建，解码和校检，保证来自事务层的 TLP 在 PCIe 链路中的正确传递。
PCIE协议-3-数据链路层规范-数据链路控制及管理状态机
意大利炮修理师的博客
05-17 1531
数据链路层跟踪链路的状态。它与事务层和物理层沟通链路状态，并通过物理层执行链路管理。数据链路层包含数据链路控制和管理状态机（Data Link Control and Management State Machine, DLCMSM），用于执行这些任务。这些状态在下面描述，并在图3-2中展示。状态包括：DL_Init - 物理层报告链路可操作，为默认虚拟通道初始化流量控制.DL_Active - 正常操作模式。
数据链路层（Data Link Layer）
Jector7的博客
03-01 4427
                                    数据链路层（Data Link Layer）            位于物理层 和 网络层 之间， 它能够提供对物理通信的控制 并 提供对上面网络层的服务。该层执行以下主要功能：成帧、寻址、差错控制和可靠性、流量控制、介质访问控制。（1）成帧网络层的IP数据报传送到 数据链路层 成为 帧的数据部分，在帧的数据部分前后加上首部和...
Pcie 事务层（Transaction layer）概述
恍恍惚惚的大穷猫的博客
12-16 3893
在PCIe体系结构中，数据报文首先在设备的核心层(Device Core)中产生，然后再经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer)，最终发送出去。而接收端的数据也需要通过物理层、数据链路和事务层，并最终到达Device Core。事务层是PCIe总线层次结构的最高层，该层次将接收PCIe设备核心层的数据请求，并将其转换为PCIe总线事务，PCIe总线使用的这些总线事务在TLP头中定义。
PCIe分层结构简介
奔跑的蜗牛的博客
07-18 2161
PCIe定义了以下三层结构：事务层（Transaction Layer）数据链路层（Data Link Layer）和物理层（Physical Layer）（Transaction Layer）:主要职责是创建（发送）或者解析（接收）TLP (Transaction Layer packet)，流量控制，QoS，事务排序等。
【PCIe】PCIe Scaled Flow Control 简介
MangoPapa
02-21 4345
Scaled Flow Control 是 Data Link Feature 的一种。从 PCIe 4.0 Draft 0.7 开始，PCIe 支持 Scaled Flow Control，通过 FC DLLP 中的缩放因子 HdrScale 及 DataScale，在 DLLP 中相关 Credit 位宽不变的情况下，来代表更多的 Credit 数目，从而支持更多数量的 Credit 通报。这种开启了 Scaled Factor 的流控即 Scaled Flow Control。
PCIe学习笔记（5）---PCIe的层次结构--DATA LINK LAYER
03-10 3835
1. DATA LINK LAYER主要负责 一，TLP的错误检测, (类似USB中的LGOOD, LBAD， LRTY ？)， 主要是检测TLP的SEQUENCE NUMBER与LCRC 二，FLOW CONTROL, 类似USB中的LCRD， LCRD1/LCRD2 三，LINK POWER MANAGEMENT,类似USB中的LGOUx, LAU, LXU，LPMA 2.
PCIe学习笔记2：PCIe体系架构——PCIe设备层次
membre_non的博客
05-19 6276
PCI Express（PCIe）学习笔记
[PCIe5.0] 1.5.2 Data Link Layer
最新发布
系统固件工程师
04-23 33
数据完整性保障发送端为每个数据包（TLP）添加校验码（LCRC）和序列号，确保接收方能检测传输错误。接收端发现错误时，自动触发重传机制（类似快递丢件后要求补发）。链路管理通过专用管理包（DLLP）监控链路状态，如发送确认信号（ACK）、流量控制指令等。错误恢复若多次重传失败，判定链路故障并通知上层（如事务层）。LCRC由数据链路层添加，用于检测传输错误。ECRC由事务层添加，用于端到端数据完整性验证（如跨越多个交换机）。DLLP不向上层传递。
PCIe系列专题之三：3.1 数据链路层DLLP结构及类型
存储随笔
09-26 1506
之前我们讲了对PCIe的一些基础概念作了一个宏观的介绍，了解了PCIe是一种封装分层协议（packet-based layered protocol),主要包括事务层（Transaction layer), 数据链路层（Data link layer)和物理层（Physical layer）。上篇文章数据链路层概述中提到"DLLP不同于TLP，是产生与数据链路层，中止与数据链路层。需要指出的是，DLLP里面的CRC为16位，与TLP的后缀LCRC(32位) 不同，不要混淆咯~附录: DLLP详细列表。
verilog pcie协议代码
04-01
<think>嗯，用户想了解关于Verilog实现的PCIe协议代码。首先，我需要确认PCIe协议的基本概念，比如分层结构、数据包格式等。然后，Verilog作为硬件描述语言，通常用于设计数字电路，所以PCIe的Verilog代码可能涉及物理层、数据链路层和事务层的实现。 用户可能是硬件工程师或学生，想要了解如何用Verilog实现PCIe接口，或者需要参考代码结构。他们可能对PCIe协议的层次结构不太清楚，需要先解释各层的功能，再结合代码示例说明。 需要注意Verilog代码的结构，比如物理层的串行器/解串器（SerDes）、时钟恢复等模块。数据链路层可能包括ACK/NACK机制，事务层处理TLP包的生成和解析。要确保提供的代码示例符合分层结构，并正确使用Verilog语法。 另外，用户可能需要知道常用的IP核，比如Xilinx的XDMA或Intel的PCIe IP，这些通常由厂商提供，而不是从头开始编写。但用户可能希望了解基础实现，所以给出简单示例，如TLP包的生成，同时推荐官方文档和资源。 需要提醒用户实际开发中使用IP核的重要性，避免重复造轮子，同时确保代码符合时序和协议规范。可能还需要提到验证和仿真工具，如ModelSim，以及合规性测试的必要性。</think>关于Verilog实现PCIe协议的代码开发，我将分步骤为您解析关键要点： 一、PCIe协议分层结构 1. 事务层（Transaction Layer） - 处理TLP包（Transaction Layer Packet）的组装/解析 - 支持内存读写、配置读写等操作类型 - 示例TLP头格式： ``` | Fmt | Type | TC | Attr | Length | Requester ID | Tag | Address | ``` 2. 数据链路层（Data Link Layer） - 负责DLLP包（Data Link Layer Packet）传输 - 实现ACK/NACK机制保障可靠性 - 流量控制管理 3. 物理层（Physical Layer） - 实现SerDes高速串行传输 - 8b/10b或128b/130b编码 - 参考时钟恢复电路设计 二、Verilog实现核心模块示例 ```verilog // TLP包生成模块（简化版） module tlp_generator ( input clk, input rst_n, output reg [127:0] tlp_header, output reg [31:0] data_payload ); parameter MEM_READ_REQ = 3'b000; parameter MEM_WRITE_REQ = 3'b001; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin tlp_header <= 128'h0; end else begin tlp_header[126:124] <= MEM_WRITE_REQ; // 设置操作类型 tlp_header[63:32] <= 32'hDEAD_BEEF; // 目标地址 tlp_header[9:0] <= 10'h1; // 数据长度 end end endmodule ``` 三、开发注意事项 1. 时序约束 - 需满足PCIe Gen3 8GT/s或Gen4 16GT/s速率要求 - 建立严格的时序约束文件（.xdc） 2. 验证策略 - 使用Synopsys VIP验证IP进行协议合规性测试 - 构建SystemVerilog验证环境 - 覆盖率驱动验证（代码覆盖率+功能覆盖率） 3. 实际开发建议 - 优先使用Xilinx UltraScale+或Intel Stratix 10的硬核IP - 采用AXI4-Stream接口进行数据交互 - 实现MSI/MSI-X中断处理模块 四、学习资源推荐 1. PCI-SIG官方文档： - 《PCI Express Base Specification 5.0》 - 《PIPE Specification》 2. FPGA厂商指南： - Xilinx PG213 (UltraScale+ PCIe) - Intel AN 820 (Stratix 10 PCIe Implementation) 3. 开源参考项目： - LitePCIe (FPGA开源实现) - PCIe Exerciser测试套件 建议开发步骤： 1. 使用Vivado/Qtus生成PCIe IP核 2. 通过AXI Bridge连接用户逻辑 3. 实现DMA传输引擎 4. 构建Linux驱动验证端到端通信 注：完整PCIe协议栈开发需要团队协作，建议从FPGA厂商提供的IP核开始集成，而非完全从头实现。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值