【盘古醒来】仿真平台中的几个关键字层次关系梳理

本文探讨了SystemVerilog中验证平台的关键字互调关系,包括module、program、interface、class和package的生命周期和使用场景。通过实例展示了如何在不同组件中实例化这些元素,并强调了它们在构建验证平台时的角色和限制。
摘要由CSDN通过智能技术生成

目录

一、验证平台中的关键字互调关系

二、先礼后兵:搞清关系 

三,小试牛刀


在上一章节中,我们主要提到仿真平台下,仿真平台构建对象的创建顺序,理解这个很重要,我们在搭建验证平台的时候,这一点,一定程度上影响着我们验证平台的鲁棒性。

此外,我们提到了业界大厂们都在用的VCS 工具,它一般支持的仿真步骤。该EDA工具的强大,远非仅仅几句话可描述的,笔者有整理常见的VCS工具使用专栏,感兴趣者可以去翻阅。

话说回来,我们虽然初略的知道,VCS 工具吃进去我们所有的RTL 和 TB 文件,如果有必要还可以吃进去各种动态库、静态库,好像一个能通吃一切的黑洞一般,然后编译链接成一个simv 可执行文件。该可执行程序载入内存,被CPU调度。

systemverilog 作为一门编程验证原因,自然也逃脱不了大部分原因所具备的一些属性。比如作用域问题,何时创建,何时消亡问题,以及在内存中存储的位置空间问题,等等甚至堆栈的概念。本专栏的主题是深入理解和总结归纳该语言的声明周期属性问题。思考了很久,不知道从哪里开始讲起。

最近,工作中遇到一个语法问题,原因是笔者在使用automatic 关键字的时候,用的位置不对,造成语法报错。哎,基本功不扎实,那就从基本开始讲吧。

本系列专栏,注重按照如下的构建验证平台中设计的一些关

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