UVM 验证方法学之interface学习系列文章（七）高级 《bind 操作》（1）

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一， 话说在前

二， 牛刀小试

三， 牛刀二试

四， 三思后行

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一， 话说在前

依据SVA讲述，设计人员在码RTL代码时候，应当适度嵌入一些sva 断言语句，此举能够尽可能早期的发现bug行为。如果设计人员在RTL代码中写了assert，但是并不是我们验证人员所期待的。而且，我们验证人员是没有办法去修改设计代码的，所以我们需要将sva与RTL代码设计联系在一起的念头。

SystemVerilog提供了一个绑定构造，它允许您将一个模块（module类型）或 接口 （interface类型）实例化到另一个目标模块或接口，而无需修改目标的源代码。实例的端口通常连接到内部目标信号。如果绑定接口，可以使用虚拟接口或抽象类机制引用接口。

二， 牛刀小试

下面，我们一起看个小例子。

例子很简单，我们在顶层program/module 中实例化一个3bit 计数器，然后我们通过定义一个<