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芯片后端小白之路
文章平均质量分 69
本专栏主要搜集芯片设计领域,芯片后端相关知识的整理。
那么菜
仗剑天涯,谁来也不怕
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芯片后端之 PT工具使用教程
PT即Prime Time,一个STA静态时序分析的工具。它提取整个电路的所有时序路径,通过计算信号沿在路径上的延迟找出违背时序约束的错误,主要是检查建立时间和保持时间是否满足要求,而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。STA中的“静态”是指整个电路的分析是静态进行的,不依赖于输入端口的激励,无需仿真向量,所以仿真会非常快。1、PT配库文件PR后的布局布线网表(版图网表)、时序约束文件sdc、PR后的spef2、PT过程文件。转载 2024-06-23 07:56:05 · 145 阅读 · 0 评论 -
芯片后端之系统网表划分
运行时间:取决于增益更新和交换点的选择,其中增益是对任意两个割集中的节点交换前后所引起的割边代价的变化,时间复杂度:O(n^3)划分间连接数最小化(减少划分间耦合)、最大划分尺寸、最大时延路径、外部连接引脚数量限制等。输出:2n个节点划分成两个节点数为n的、不相交的、割数最小的子集。(2)FM算法(Fiduccia-Mattheyses)输入:2n个节点,所有节点权重相同,每条边都有非负权重。(3)模拟退火算法:解决部分困难的划分规划问题。解的质量和运行时间之间的折中。网表划分是在综合阶段划分的。转载 2024-06-15 17:35:01 · 38 阅读 · 0 评论 -
芯片后端之时钟数综合CTS
主要定义内容:时钟根节点(root_iopin)、最大插入延迟(max_delay)、最小插入延迟(min_delay)、最大偏差(max_skew)、最大信号转换时间(max_transition)、时钟缓冲器单元(buffers)数据到达输入端口的延迟(set_input_delay)、数据离开输出端口的延迟(set_output_delay)、最大延迟(set_max_delay)、最小延迟(set_min_delay)源头(Source):时钟的起点,一般为锁相环或专门的时钟处理模块的输出器。转载 2024-06-15 17:32:23 · 92 阅读 · 0 评论 -
芯片后端之布局布线
根据模块的面积和长宽比来优化芯片大小、降低互连线长度和改善时延,包含对芯片大小(Die Size)、芯片设计输入输出(I/O)单元、大量硬核(Hard Core)或模块(Block)的规划。I/O单元供电:经验做法是给I/O单元供电的单元数量与给输出信号端口的数量为1:(5~10),给I/O单元供电的单元数量与给内核供电的I/O单元的数量为1:2。数模信号模块中的电源网格:高层金属完成布线,在集成度高、布线密度大、运行和处理速度高的高频区域,电源网格较为密集,在低频区域电源网格较为稀疏。转载 2024-06-15 17:30:52 · 121 阅读 · 0 评论