芯片后端之布局布线

 

 

物理实施过程可称为布局布线（P&R，Place-and-Route），从数据输入到时间树综合之前，主要分为：布图规划、电源规划、布局、布线

4.1 布图规划
1、布图规划（Floor Plan）：类似于图纸设计，生成了一个用于放置标准单元的芯片的基底，是对芯片内部结构的完整规划与设计。根据模块的面积和长宽比来优化芯片大小、降低互连线长度和改善时延，包含对芯片大小（Die Size）、芯片设计输入输出（I/O）单元、大量硬核（Hard Core）或模块（Block）的规划

布图：块的位置和分布
布图规划阶段确定了每个模块的外部特征（固定尺寸和外部引脚位置）
2、一个布图规划实例通常包含：

每个模块的面积
每个模块可能的长宽比
与模块相关的网表
3、布图规划（F）优化目标：

全局边界框的长宽比接近给定的目标值
面积最小化。记为area(F)
缩短互连线长度，总线长记为L(F)，要考虑可布性（某区域的线不能太稠密）和可制造性
如何计算：可以将所有的线网连接到所有块的中心
面积和总线长的组合，优化目标为：α x area(F) + (1 - α) x L(F)，同时全局边界框的面积作为约束
降低信号时延，长互连线延迟对布图规划中块的位置和形状敏感
通过静态时序分析来确定关键路径上的互连
引脚分配：输出信号线连接到块引脚
块之间的连接通过内部引脚来实现，引脚确定焊盘的位置，通常在芯片边缘
优化目标：块内外的最大化线网可布性和最小化电寄生参数
4、I/O单元布局：

综合考虑印制板走线、封装形式、供电情况以及内部模块结构
I/O单元供电：经验做法是给I/O单元供电的单元数量与给输出信号端口的数量为1:(5~10)，给I/O单元供电的单元数量与给内核供电的I/O单元的数量为1:2
5、晕道：已放置的宏单元周围设置晕道，它所涵盖的区域不允许存在标准单元或其他宏单元。模块布放时，当芯片局部拥塞，用布线晕道来预留底层布线通道

6、布图规划步骤：

（1）层次化设计：

芯片顶层设计规划
子模块分割（Partition）和实现
芯片顶层组装实现
（2）展平式设计：实验多种布图规划，采用静态时序分析方法，估算延迟，用时序违例来评估布图是否合理

4.2 电源规划
1、电源规划：建立电源供电网，即提供电流给单元的电源网（VDD）和接地线网（GND），确保给每个模块提供合适电压

布局时针对标准单元会设置专门供电的电源轨道，负责供应电源信号的VDD电源条线和负责供应接地信号的VSS电源条线交替摆放
2、供电网络设计主要包括：

全局电源网络连接（Global Net Connect）：定义在Verilog网表和LEF文件中，把相应端口和网络连接到合适的电源和接地网络
电源环线（Power Ring）：包围在标准单元周围的环形供电金属
电源条线（Power Stripes）：通常不规则或不均匀分布，根据LEF规定，纵向必须用偶数层布线，横向必须用奇数层布线
数模信号模块中的电源网格：高层金属完成布线，在集成度高、布线密度大、运行和处理速度高的高频区域，电源网格较为密集，在低频区域电源网格较为稀疏
4.3 布局
1、布局定义：标准单元放置，包括对IO单元的排序放置、大模块（Block）放置和标准单元放置的规划，目标是将所有标准单元正确地接入到电源网络上，并保证单元之间不重叠

2、布局步骤：

全局布局：把单元扩散到版图中合适的位置，此时忽略单元重叠
合法化：消除单元重叠，进行版图中行与列位置的对齐
详细布局：局部修正结果
3、展平式布局和层次化布局：

展平式布局：模块和标准单元的摆放与优化
层次化布局：
分配子模块，为各子模块指定约束（如向导约束、区域约束、限制约束）
作子模块的布局，当模块中标准单元面积领用率高于85%时，则会出现较大拥塞，无法完成布线
所有子模块完成后在顶层组装
4、在布局完成后需要评估目标：拥塞评估、时序评估、供电评估

5、Filter单元：填满标准单元中的空隙，避免生产制造规则的违例

4.4 布线
1、全局布线（Global Routing）：对整个芯片的走线做全局规划，将芯片核区分为若干大块，每个方块纵横方向走多条线。其主要目标为：

使总连接线最短
解决布线分散不均引起的局部拥塞
使关键路径延时最小，遵守时序规则
遵循信号完整性要求，避免串扰
保持将BUS总线聚集相连
2、详细布线（Detail Routing）：物理实施的最后步骤，在多层金属间进行连线，能够自动进行布线修正，实现的结果将用作参数提取和时序分析。其主要设计规则为：

标准逻辑单元布线遵循最小间距规则
通孔时的通孔叠砌（Via Stacking）规则
采用化学机械打平（CMP）处理每层金属以满足密度要求
用布线器预防和修复串扰（Crosstalk），主要方法包括：
增加走线间隔
屏蔽关键信号线
缩短平行走线长度
转换到另一层连线
加入缓冲器
纳米设计规则，主要包括：
平行重叠间隔规则（Parallel Overlap Cut Spacing）
线端规则EOL（End of Line Spacing）
最小分级最大边缘规则（Minimum Step Maximum Edge）
最大悬浮面积规则（Maximum Floating Area）
附注：布线修正（Search and Repair）：自动搜索在详细布线中没有完全消除的DRC违例，并纠正错误

3、实验布线（Trial Routing）：为了尽早了解设计的初步结果，其根据布局结果，建立实际的连接线路，但它不去仔细遵循物理设计规则

                        
原文链接：https://blog.csdn.net/Remoa_Dengqinyi/article/details/128836483