3D IC布局布线技术

最新推荐文章于 2024-10-21 10:55:48 发布

卢卡喵

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分类专栏：数字IC后端笔记文章标签： 3D IC

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集成电路设计分为前端设计和后端设计，前端设计主要负责将系统、逻辑与性能的设计要求通过逻辑实现，进行行为级的描述并将其逻辑(RTL)转化为门级网表(Gate Netlist)。集成电路后端设计是指将前端设计产生的门级网表(Gate Netlist)通过EDA软件进行布局布线和进行物理验证并最终产生交代工厂制造用的版图数据(GDSII)文件。流程包含：布局规划、布局、时钟树综合、布线、物理检查(设计规则检查DRC和网表一致性检查LVS)、时序收敛分析(Timing sign-off)等。

3D集成电路是将两层或多层芯片用TSV键合起来，每层芯片都有不同的逻辑。互连布线由X、Y轴方向到X、Y、Z轴方向发展。3D集成电路布局布线设计中需要考虑两个或者多个Die中互连通孔的建立及其布局，需要将互连通孔识别为内部IO接口而不是芯片外部IO接口，使用金属线连接。对于多个 Die 的 Place，CTS 及 Route 类似与层次化（Hierarchy）设计的概念：由于互连端口已经确定，仅需分别在每个 Die 里进行综合布线等操作即可。

在现有的3D IC芯片中一般在PAD上使用TSV通孔，因为含有Pad的Die的上层一般使用F2F互连结构与其他的Die相连，而引出Pad时只能使用TSV通孔。

1. TSV 的不足

设计人员必须解决一个问题，即TSV会给靠近过孔开口处的有源硅区带来应力，这可能干扰电路的工作。在28nm工艺尺度时，“隔离区”（keep-out zone, 即环绕一个TSV的区域，其中不能插入有源电路）可能要占据相当于约5000只晶体管的面积。如果在一只芯片上布放很多有相应隔离区的TSV，则芯片上会产生大量不可用的区域。

2. 增加平面规划级

由于现有EDA工具都不支持TSV的自动化布局布线，因此必须用当前做2D IC 设计的工具，手动地增加工具。例如，在2D设计中，第一个金属层代表着一片IC上最低的互连层，但3D IC改变了这种布局，它增加了通过TSV做连接的背面金属层。
在平面规划与布局阶段给一只芯片增加了TSV以后，下一个挑战将是连接分配。布线工具必须能够分配连接，并优化通过TSV连接到背面凸块的线长。

3. 定制工具

Max-3D能够在每个晶圆级上维护技术文件，并有一个用于TSV互连的独立文件。处理器与存储器设计者的工程团队就可以分别做3D堆叠中自己的一部分，然后再做最终集成。
在3D IC数据库组装以后，必须验证自己的设计，方法是追踪TSV在整个堆叠上的连接，并做完整的DRC（设计规则检查）与LVS（布局与逻辑图对照）检查。

4. 3D分区的设计工具

制造商提供用于3D IC早期规划和分区的工具，Atrenta公司在SpyGlass-Physical Advanced工具中提供RTL（寄存器传输级）原型技术，用于3D IC的早期规划与分区。使设计者能够在设计周期的前期就开始做物理实现的可行性分析，选择适当的硅IP，创建物理分区，以及生成针对IP和SOC实现的指导。

5. 测试3D堆叠

测试问题是3D堆叠芯片的另外一个挑战。在3D IC的测试中有三大问题：确认好片芯，在封装堆叠中后，需重测片芯提供通道，以及为封装内做片芯间互连的TSV提供通道。

3D IC的测试必须解决三大类挑战：
首先，必须确定需要测试什么，以及在制造周期中何时何地做这种测试。
接下来必须解决的问题是有关3D处理步骤以及TSV互连可能会造成的新缺陷。
第三大挑战是测试通道问题。

采用BIST和ATPG（自动测试模式生成），就可以对一只芯片中的各个块，同时做分层的实际测试。这种方案并不新鲜，但对3D IC是一个关键，因为一个堆叠芯片内的中间片芯没有与外部的连接。因此，就不能连接扫描测试的输入与输出。这一约束给3D设计带来了新的需求，必须使用所谓的测试电梯，重新布放到TSV的测试通道。

使用测试电梯时，可以在一个片芯上使用多工器，传送来自其它片芯的测试模式。另外，你可能还需要结合来自多个片芯的测试模式。Mentor Graphics的Tessent工具有新的3D功能，能够插入测试电梯，以及可能需要重新确定原本用于一只片芯的测试序列的逻辑，允许通过一个TSV发送各个模式做重新测试。

Tessent对待3D片芯堆叠问题的方式是类似于在单只片芯中的2D层次式测试。层次式测试可单独地处理一个片芯中的每个块，然后在顶层重新排列模式的顺序。可以采用“灰盒子”测试技术，即了解设计测试用例的内部数据结构以及算法。这种方案可以用于多片芯情况（而不是一只片芯中的多个IP块），因此现在一个Verilog网表就能覆盖全部封装。

设计者可以采用Tessent的MBIST（存储器BIST）控制器，对任意数量的存储片芯以及连接它们的总线做完整的测试。

虽然2D IC缺陷（如开路、短路、静电、延迟以及桥接缺陷）可能也适用于3D IC，但3D技术需要一种新的方法，将TSV缺陷映射到已知缺陷类型上。为满足3D可控制性以及可观测性目标，Cadence还指出，跨多片芯的DFT（可测试性设计）资源的智能分配非常关键。

参考文献：

基于OC8051芯片处理器的3D IC布局布线设计——李琨（西安电子科技大学）
http://www.elecfans.com/bandaoti/eda/20171202591307.html