后仿真中如何针对特定时序问题的UDP原语施加延迟

目录

一 问题引入

二 解决的方法

三  问题升级

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通过前面的学习，我们知道：实际的后仿真可以分为多种。 比如： zero delay, unit delay, full timing delay等等。 而且，针对上述三种时序仿真，根据实际使用的VCS仿真选项，又可以划分的更细。

今天，要提到的是事关三个场合：

（1）zero delay

（2）unit delay

（3）前仿中的 synthesis model 仿真场合

由于这些场合，仿真使用的延迟信息，或者仿真使用的底层 cell lib 仿真模型的选取等原因，会引起在仿真过程中，出现 race condition 的现象。

而且，这种 race condition 通过使用 -deracedata 仿真选项，还不能够解决所有问题。

针对上述这种情况，今天的主角，会闪亮登场，大展身手。

一 问题引入

Zero delayt 仿真，相比较与带SDF的时序仿真具有仿真速度快的优点，在进行SDF仿真前，通过运行zero  delay仿真可以发现验证环境、测试用例可能存在的问题。

后端插入的clk_gating单元对于ZD后仿的影响

后端工具在综合实现过程总会自动插入clk_gating单元，这些clk_gating就会使得原本直接使用端口clk的寄存器单元实际使用的是经过一些门控单元的时钟，如果一个寄存器的D端信号来自于端口clk