SSC 扩频时钟技术（4）：基于systemverilog语言实现ssc扩频时钟模型设计

目录

一 前言

二 代码解释

三 Verdi 仿真波形查看

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一 前言

       通过前面几篇文章的学习，我们已经对SSC 扩频调制技术，有了基本的认识。认识到了它的用处之大。话到此，作为爱动脑子的新青年，更应该多动手多实战。

       今天，我们就动手用systemverilog验证语言，码出一个带有扩频调制的时钟设计模型。该设计，广泛用于高速协议验证中的时钟发生器设计和验证。

小菜，上代码!

二 代码解释

       前面学习，普遍采纳的调制波形为三角波，采用向下调制，调制大小 0.5%。该例子中，我们也是采用该组合，去调制出一个时钟频率为75Mhz, SSC=5000PPM 的扩频时钟。其中，clk_a 和 clk_b 相差180°。代码如下：

（如下链接，请参见本人上传的资源）

https://download.csdn.net/download/qq_16423857/70130325

三 Verdi 仿真波形查看

仿真波形概览：