芯片后端之时钟数综合CTS

1、时钟树综合（CTS，Clock Tree Synthesis）的目标：减小偏差，保证从时钟源到各个单元的时延是一致的，并且通过缓冲器来保证每个单元接收道德时钟信号强度是有效的。因为过长的互连线会使得接收的信号强度低于有效信号长度，可以通过在互连线中间加上类似于“泵”的标准单元，可以增强时钟信号，称为缓冲器（Buffer）

偏差（Skew）：同一时钟到达该时钟域内的不同寄存器之间的时间偏差
在时钟树综合时，要权衡功耗和时钟偏差，选择合适的延迟
时钟树综合从标准单元布局开始，先计算从时钟根节点到每一个叶节点的延时，再插入Buffer(或Inverter)，减小并平衡所有叶节点的延时，使得它们之间的最大差值小于或等于最大偏差，同时还需要满足其他约束参数条件
2、时钟信号：由时钟周期（频率）、时钟延迟和时钟信号的不确定性组成

时钟周期（Period）：时钟从低电平到高电平，回到低电平直至下一个高电平上升前的时间
时钟延迟（Latency）：包括时钟源插入延迟和时钟网络插入延迟
时钟源插入延迟（Clock Source）：来自系统到当前模块时钟根节点之间的延迟
时钟网络插入延迟（Clock Network）：时钟树的延迟
时钟信号的不确定性（Uncertainty）：由于时钟发生器将电荷泵的信号传到VCO存在不稳定，即时钟信号存在抖动
3、标准设计约束SDC文件：规定到达同步寄存器的数据与时钟之间满足设计要求的一种时序关系。是系统工程师与逻辑设计、物理设计、验证设计的接口文件，决定了芯片最终的性能。主要包括：

时钟定义：定义了时钟信号，create_clock、set_clock_latency、set_clock_uncertainty
源头（Source）：时钟的起点，一般为锁相环或专门的时钟处理模块的输出器
周期（Period）：时钟从低电平到高电平，回到低电平直到下一个高电平上升前的时间
波形（Waveform）：定义时钟的高电平时间，利用波形可以定义复杂的时钟
输入延迟：数据到达输入端口的延迟，set_input_delay
输出延迟：数据离开输出端口的延迟，set_output_delay
输入延迟和输出延迟是模块之间的时序接口，也是芯片和板级设计之间的时序接口
数据到达输入端口的延迟（set_input_delay）、数据离开输出端口的延迟（set_output_delay）、最大延迟（set_max_delay）、最小延迟（set_min_delay）
在CPU时钟域内，数据总线是双向的，既要定义输入延迟，也要定义输出延迟
4、时钟树结构：

时钟树：时钟信号在物理设计中的实现结果
根节点（Root Pin）：时钟信号的起点
叶节点：时钟信号经过一系列分布节点最终到达寄存器时钟输入端或其他时钟终点
时钟树综合：时钟网络从根节点逐级插入驱动器（Buffer、Inverter），从而到达叶节点，按照芯片时钟网络的约束要求产生时钟树的过程。
时钟树约束文件：可由SDC文件自动产生，定义了每一个将要综合的时钟树。主要定义内容：时钟根节点（root_iopin）、最大插入延迟（max_delay）、最小插入延迟（min_delay）、最大偏差（max_skew）、最大信号转换时间（max_transition）、时钟缓冲器单元（buffers）
5、一些时钟设计技术：

同步电路：电路结构简单，具有较好的鲁棒性，验证简单，但封装电感和电源电阻会在同步时钟跳变的瞬间产生很大的噪声
异步电路：电路不规则，速度快，功耗第低，将全局时钟变为多个局部时钟
锁存器时钟树：数据在有效电平区间内传输，而不是在时钟边沿传输
门控时钟：用一个控制信号控制时钟开启，模块工作时才打开时钟，从而通过降低触发器的总翻转率达到降低功耗的目的
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