Vivado仿真卡在executing analysis and compilation step阶段

最新推荐文章于 2024-09-19 17:02:43 发布
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分类专栏： FPGA Xilinx 文章标签： fpga开发
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在使用Vivado进行仿真时遇到执行分析和编译步骤卡死的问题，表现为仿真启动后无法继续。解决方案包括重置设置、清理工作空间等。通过点击设置中的'Restore'按钮，关闭并重新打开工程可以解决此问题，实现正常仿真流程，如图所示。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

目录

一、问题描述

二、问题现象

三、解决办法

1. 解决办法一（临时解决）

2.解决方法二（终极解决）

3.解决方法三（终极解决）

四、正常仿真

一、问题描述

用Vivado进行仿真时，卡在executing analysis and compilation step阶段，无法继续进行仿真。

二、问题现象

1，vivado正常仿真后，重启仿真（relaunch_sim ）。如下图，vivado卡在launching simulation steps阶段，无法继续进行仿真。

2.关闭vivado仿真，重新仿真（launch_simulation ）。vivado卡在executing analysis and compilation step阶段，无法继续进行仿真。

三、解决办法

1. 解决办法一（临时解决）

2.解决方法二（终极解决）

3.解决方法三（终极解决）

重置设置，如下框中，点击“Restore”按钮，然后关闭Vivado，重新打开工程进行仿真即可。

四、正常仿真

正确现象如下图：

使用vivado进行verilog实验，无法进行仿真，如何解决？
11-27 479
特别是如果你的代码是从其他来源复制或改编的，可能存在一些不兼容的地方。1. 确保你的设计中使用的所有 IP 核、库文件和外部模块都是正确安装和配置的。1. 如果可能的话，尝试更新 Vivado 到最新版本，以确保你使用的是稳定且支持你的硬件和操作系统的版本。2. 删除项目中的临时文件和生成的目录，然后重新启动 Vivado 并重新导入项目进行编译和仿真。2. 考虑重新安装 Vivado，确保安装过程中没有出现错误，并按照正确的步骤进行配置和设置。2. 分析生成的详细日志文件，查找具体的错误信息和问题所在。
Modelsim Error(vsim-3033)：Instantiation of ‘fifo_generator_v13_2_3‘ failed. The design unit was not
read_book_con的博客
05-23 1818
vivado与modelsim联合仿真时无法顺利完成，出现报错 **Error(vsim-3033)**：../bd/system/ip/system_fifo_generator_0_0/sim/system_fifo_generator_0_0.v(291): Instantiation of 'fifo_generator_v13_2_3' failed.The design unit was not found.
Vivado与modelsim仿真卡在Executing analysis and compilation step界面的问题
sunyang5290980232的博客
05-12 5413
用notepad++写完代码可能只会提示一些基本的语法报错，对于有些潜在的语法错误，vivado软件并不会报出错误，这时如果想在vivado界面调用modelsim仿真，则会一直卡在图1界面。 不能进到modelsim界面，出项这种情况很有可能是语法错误，一定要反复检查语法报错。 解决办法之一：在modelsim软件中，可以检测出这些错误，将工程中的所有源文件，添加到编译源文件中，点击编译，如图2所示 如果语法有误，则会报出错误，按照说明找到对应错误位置；如果语法正确，则会报出图3中的编译成功
Vivado 2020.1 仿真时卡在executing simulate step
ChaosSon的博客
05-16 3952
最近使用vivado 2020.1自带的仿真工具进行仿真时，发现软件会卡在“executing simulate step”的步骤，并且此时系统无法进行其他工作（例如打开matlab，甚至是Edge浏览器）。与此同时，能够正常地编译工程，生成bit流文件。 已经尝试的网络上推荐的方法包括： 重装Vivado；删除appdata/local/temp 中的相关文件；清理磁盘空间；直接打开xpr文件而非使用Vivado打开。以上方法均告失败。 尝试重新建立一个工程的方法，此时可以在仿真时打开别的软件（不排
Vivado联合modelsim仿真卡在executing analysis and compilation step阶段
qq_43811597的博客
10-29 3550
三、如果上面步骤都对了，还是不行，就点击setting里面的restore，然后重新打开工程，或者将仿真题改成vivado自带的，跑一遍仿真，如果还是不行，那只能说没救了，但是一般如果vivado的仿真跑不出来，肯定是仿真文件有错，就去按照提示改一下，然后能跑之后，再去换回modelsim就可以。总的来说，vivado联合modelsim有问题，一般只有两个方面，仿真文件有错，但没有报错，可以在modelsim里面单独打开仿真文件，编译一下，一般也就会发现了。
Vivado使用modelsim仿真时卡在Executing analysis and compilation step解决方法
weixin_42103223的博客
08-30 783
在文件管理器中打开Vivado工程，将下图红圈中的四个文件夹删掉，然后在Vivado中重新仿真即可。
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决
YprgDay的博客(Yuan make progress everyday)
07-16 1477
Vivado关联Modelsim仿真时一直卡在Executing analysis and compilation step...的解决。
Vivado仿真卡在Executing analysis and compilation step
m0_37753944的博客
01-27 3393
Vivado仿真卡在Executing analysis and compilation step循环不出去，检查是否有vivado报不出来的低级语法错误，还是不行，把sim文件里的sim_1文件删了，重新跑就好了
解决Vivado与modelsim仿真卡在Executing analysis and compilation step
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09-19 584
tb文件中包含了一个未定义的reg类型数据，并未在console中出现任何error或者warning，需要在编写代码中注意。
vivado仿真经常卡住
09-01
- *3* [Vivado仿真卡在executing analysis and compilation step阶段](https://blog.csdn.net/wangfei960/article/details/125941517)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{...
Modelsim与Vivado联合仿真问题解决
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01-03 2487
根据报错的提示，是在修改了 USF-ModelSim-51的空格路径以后，Modelsim本体的编译路径依旧是旧版本的带空格的路径：D:/modelsim 2019.2/Vivado2019.2_lib/unisims_ve。后来发现是我一开始进行Vivado和Modelsim联合仿真，在D:\modelsim2019.2\modelsim.ini设置的lib地址还是原来。在添加了环境变量值LM_LICENSE_FILElicense路径后，再重启电脑，我的问题得到了解决。
vivado硬件仿真没输入
最新发布
03-18
若项目构建过程中长期停留在 “Executing analysis and compilation step”，则可能影响最终生成的结果质量，间接造成后续仿真的异常表现。针对这一现象已有具体应对措施描述可参见特定论坛讨论帖[^2]。 推荐按照...
vivado2020.1 & modelsim 2020.4 联合仿真出错个例
followless的博客
08-25 963
1： 安装了vivado2020.1 &modelsim 2020.4，设置tools选择仿真工具是modelsim后，可以打开。那么就把独立modelsim仿真的工程文件夹，在xx.sim\sim_1的wordk文件夹和.mpf文件删掉。3：那么尝试修改modelsim.ini，方法就是把生成库里面modelsim.ini相关地方拷贝到modelsim安装目录下的modelsim.ini对应地方（此文件该地方是空的）首先vivado和modelsim是有版本关联的。
vivado常见问题总结
dalingertong的博客
03-21 1299
1.仿真时一直卡在下图步骤。参考连接方法二可解决。
解决Vivado2017.4与ModelSim10.6联合仿真打不开仿真界面，Run Simulation窗口一直加载的问题
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05-25 1380
解决Vivado2017.4与ModelSim10.6联合仿真打不开仿真界面，Run Simulation窗口一直加载的问题
Vivado与Modelsim联合仿真时一直跳转不过去问题
qq_56969733的博客
10-10 958
最终时序只会越调越乱，同时对于大量数据调试使用Vivado自带仿真器电脑性能差点的也会超级无敌卡，这时候使用Modelsim进行联合仿真的作用便凸显出来了，但有的朋友可能也会遇到和我一样的问题，仿真时总是跳转不过去卡在了Vivado软件界面，此时若你相信他能转出来那么你点击Background,然后就不要想这个事情了坐等下班，今天放松一下眼睛（开玩笑的）。言归正传，我们该如何解决这个问题呢，其实解决的方法很简单，话不多说直接上图。，否则就会一直卡在如图二的情况。
vivado仿真卡在current time: 0 fs
qq_51348072的博客
03-19 2315
问题的原因在于，for循环的循环变量设成了10bit reg类型，由于for循环结束还会再加1，最后i=1024，需要11bit才可以。此外，导致该问题出现的原因还可能是组合逻辑产生了闭环（loop），需要注意。这里建议for循环的变量用integer来写。
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