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高速硬件设计、软件开发一体
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FPGA-Verilog 仿真可视化
下面这个网址:http://digitaljs.tilk.eu/, 提供了一个 DigitalJS 的在线演示程序,可以对 Verilog/SystemVerilog 等语言进行在线综合、可视化。还有一个在线 Verilog 编辑仿真软件:EDA Playground, 网址是:https://www.edaplayground.com/, 需要登录才能进入。DigitalJS 的开源网址如下:https://github.com/tilk/digitaljs。原创 2023-12-27 00:31:27 · 2363 阅读 · 0 评论 -
FPGA的ADC信号采集ADS52J90-JESD204B接口
本篇的内容是基于博主设计的jesd204b接口的ADC和FPGA的硬件板卡,通过调用jesd204b ip核来一步步在FPGA内部实现高速ADC数据采集,jesd204b协议和xilinx 的jesd204 IP核相关基本知识已在前面多篇文章中详细介绍,这里不再叙述~原创 2023-02-02 09:01:18 · 3737 阅读 · 1 评论 -
Xilinx FPGA zynq配置成jtag模式,启动与配置过程详解
第2步就是PL的配置,也就是传统的 FPGA 下载 bit 流的过程,但要注意的是,在 Zynq 的非 JTAG 模式下,PL 是无法直接自行配置的。初学 Zynq 的时候,我相信大家应该和我一样,都是按照惯例打开 Vivado 软件,然后实现 Zynq 可编程逻辑硬件部分PL的设置后,把硬件部署导出,再打开 SDK 进行 ARM 核的软件部分 PS 编程设计,最后再将硬件比特流文件(.bit)和软件的可执行链接文件(.elf)下载到 Zynq 开发板中,这样就可以对自己的软硬件设计进行调试和验证。转载 2022-10-19 15:03:05 · 5854 阅读 · 1 评论 -
FPGA的PCIE通讯项目
基于FPGA的PCIE设计(1)基于FPGA的PCIE设计(2)优秀的 Verilog/FPGA开源项目介绍(一)-PCIe通信视频课程:《Xilinx FPGA进阶教学之PCIE接口开发》原创 2022-10-14 13:37:22 · 954 阅读 · 0 评论 -
XilinxFPGA项目开发之 7 系列 FPGA IDELAY2 / ODELAY2
实际可用的原语取决于我们正在使用的 IO bank 的类型。这些原语为开发人员提供了一个由 32 个抽头组成的可编程延迟线,可提供可调节或固定的延迟。如果我们设计的 PCB 信号走线不完美,IO的灵活性使我们能够对齐进入设备的高速数据,帮助我们摆脱困境。当延迟设置为 2 时,延迟为 756 ns,即 156 ps(两个 78 ps 的抽头延迟)加上原来的 0.6 ns 延迟。IDELAY 在我们的工具箱中是一个非常有用的工具,它提供了对 FPGA 中的输入信号进行细粒度对齐的能力。测试一的波形如下所示。原创 2022-10-09 20:35:55 · 2325 阅读 · 0 评论 -
FPGA/HDL 人员开发利器-TerosHDL(开源 IDE)
作为一个开源的IDE,功能比较完整,其中仿真部分没演示,大家可以自行探索,真的极其适合初学者,安装过程不复杂,都是常规的应用,下面给出来上面需要的安装文件。其实我最中意的还是文档功能,对于维护HDL真的超级方便。最后就是TerosHDL使用视频教程:《FPGA/HDL 人员开发利器-TerosHDL(开源 IDE)》原创 2022-09-26 18:46:21 · 4953 阅读 · 10 评论 -
【FPGA开发】--Moore 型和 Mealy型状态机
关于Moore 型和 Mealy型状态机的详细说明,读者可以自行查阅书籍或者上网查找,本文不做详细描述。本文主要通过一个序列检测器的状态机来说明Moore 型和 Mealy型状态机基本设计方法,并对两种状态机进行简单对比说明。原创 2022-09-26 13:50:03 · 4030 阅读 · 0 评论 -
详解zynq的启动和配置过程
如上图所示,这其实是刚接触 Zynq 软硬件设计时需要了解的最基本开发流程,也是PL和PS设计结合的完美体现。但是,上述开发的过程都有一个基本的前提,就是 Zynq 开发板是通过 JTAG 直接与电脑相连,然后实现程序的下载。从另一个角度来说,PL和PS的配置都可以认为是电脑主机通过 JTAG 完成的。但是,在实际中,Zynq 开发板不可能实时与电脑连接,当 JTAG 不起作用时,Zynq 芯片是怎样实现对自己的配置?这也是本文将要和大家共同讨论的问题。Zynq的启动流程。原创 2022-08-23 09:16:25 · 1863 阅读 · 0 评论 -
基于FPGA的VGA图像显示
VGA(Video Graphics Array)视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针,分成3排,每排5个孔,显卡上应用最为广泛的接口类型,绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。图1、VGA接口管脚信号信号描述1RED红基色2GREEN绿基色3BLUE蓝基色4ADDR_CODE地址码5RES自测试(各家定义不同)6。原创 2022-08-22 18:04:47 · 3632 阅读 · 0 评论 -
基于FPGA的万兆以太网UDP/IP协议栈讲解
31bit,这种传输次序为big endian(大端对齐)。TCP/IP所有二进制整数在网络中传输时都要求采用这种次序,因此这种传输次序又称为网络字节序。版本(Version)+首部长度(IHL):长度为1字节。版本[0:3]就是IPv4或者IPv6,一般选择IPv4,即版本值为4。首部长度[4:7]是指首部有多少个32位数,因为4位的最大值为15,因此首部最长为60字节,5表示固定最小值为20字节。选项部分(可选字段)的最大值为40字节,不够4的倍数要用0填充,使数据部分的起始地址为4的倍数。...原创 2022-08-15 11:11:37 · 7228 阅读 · 1 评论 -
Xilinx FPGA收发器参考时钟设计应用
引言:晶振是数字电路设计中非常重要的器件,时钟的相位噪声、频率稳定性等特性对产品性能影响很大。本文基于可编程晶振SI570,就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例,供大家参考。通过本文,可以了解到:Xilinx FPGA收发器参考时钟设计要点可编程晶振SI570设计方法。...转载 2022-08-10 10:29:59 · 1804 阅读 · 0 评论 -
Xilinx约束学习笔记—— 时序约束
Xilinx建议将时序约束和物理约束分开保存为两个不同的文件。甚至可以将针对某一个模块的约束单独保存在一个文件中。1.1.1综合和实现可以使用不同的约束文件可以使用USED_IN_SYNTHESIS和USED_IN_IMPLEMENTATION属性指定约束文件是在综合或实现过程中使用。注意特别是IP、DCP这类使用OOC模式的模块,因为这些模块在综合过程中是一个黑盒,当顶层约束指定的约束路径为黑盒中的内容时,可能在综合过程中会报找不到目标的错误。非工程模式中,不需要如此设置。...原创 2022-08-01 15:44:13 · 1227 阅读 · 0 评论 -
易灵思T35 FPGA驱动LVDS显示屏
如下图所示,为1024*600LVDSLCD接口,这里直接与FPGA的LVDSIO对接驱动,其中相关Bank使用了3.3V电平。由于我在LCD驱动板侧已经处理好了所有的电源驱动,因此用户接口驱动,只需要给PWM与LVDS数据即可。其中LVDS为1对差分时钟,4对差分数据线,查阅LCD手册(群创),相关的驱动协议如下所示(8bitDE模式,其中时钟采用了34占空比)另外,1024*600的驱动时序,如下所示。这里时钟范围为40.8~67.2MHz,并且时序与VGATiming完全一样。。...原创 2022-07-26 10:55:25 · 2923 阅读 · 0 评论 -
FPGA-Xilinx 7系列FPGA DDR3硬件设计规则
引言:本文我们介绍Xilinx 7系列FPGA DDR3硬件设计规则及约束,包括Bank选择、管脚位置约束、管脚分配、端接、I/O标准和走线长度。存储器类型、存储器数量和数据宽度受限于所选FPGA器件家族、FPGA速度等级和设计频率,频率范围取决于器件电气特性。MIG工具根据物理层规则为内存接口生成管脚分配。Xilinx7系列FPGA是为非常高性能的内存接口而设计的,使用DDR3 SDRAM物理层必须遵循某些规则。Xilinx7系列FPGA为每个DQS字节组提供专用逻辑。每个50管脚bank中有四个DQ字节原创 2022-06-21 18:47:57 · 5916 阅读 · 3 评论 -
FPGA-Xilinx 7系列时钟结构分析
xilinx 的 FPGA 时钟结构,7 系列 FPGA 的时钟结构和前面几个系列的时钟结构有了很大的区别,7系列的时钟结构如下图所示。Clock Region:FPGA 内部分成了很多个时钟区域。Horizontal Center:FPGA被 Horizontal Center 分成上下两个部分,每个部分包含16个 BUFG 。Clock Backbone:全局时钟线的主干道,将 FPGA 分成了左右两部分,所有的全局时钟布线均要从此经过。HROW:水平时钟线,从水平方向贯穿每个时钟区域的中心区域,将时钟原创 2022-06-13 13:44:16 · 1026 阅读 · 0 评论 -
FPGA-ZYNQ的DDR3阻抗和端接问题
zynq7020仅PS带有DDR端口,兼容DDR2到DDR3协议,PCB设计主要参考ug933手册。本文主要讨论其走线阻抗与端接电阻问题。DDR3和DDR3L都同时支持1.5V和1.35V的I/O电压。·············如果完全按照官方参考来,应该没什么问题,但是实际走线阻抗多用50R,时钟差分也多用100R,一是更通用,二是阻抗更大在叠层设计时走线可以控制得更细、更合理,如一般板厂6层PCB的叠层结构下top计算50欧线宽大概5-6mil,如果40欧则外层来到8-9mil,内层线宽将更大,会让本转载 2022-06-07 10:21:34 · 2270 阅读 · 0 评论 -
FPGA芯片的GTX/GTH/GTY/GTP/GTZ/GTM高速信号有什么区别?
GTX/GTH/GTY/GTP/GTZ/GTM有什么区别?首先需要明确的一点是,他们都是高速收发器,传输速率不同,速率大小为:GTP < GPX < GTH < GTZ < GTY < GTM不同芯片上使用的高速收发器也不同,而且同样是GTX,不同系列芯片上的速率也可能不同。比如7系列的FPGA,GTP最高可以达到6.6Gb/s,GTX最高12.5Gb/s,GTH最高13.1Gb/s,GTZ最高28.05Gb/s下面几个表展示了7系列FPGA中高速收发器的使用情况:在A7上面使用的高速收发器是GTP:在转载 2022-06-01 13:42:16 · 4434 阅读 · 0 评论 -
Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导
引言:本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容,包括PCB板层数估计,信号端接、信号完整性及时序考虑等问题。1.介绍Artix-7和Spartan-7器件有各种各样的软件包,它们的设计都是为了获得最大的性能和最大的灵活性。Spartan-7 FPGA封装体积小,封装尺寸从8mm到27mm不等,而Artix-7 FPGA封装尺寸从10mm到35mm不等。包装的间距分别为1.0mm、0.8mm和0.5mm。包间距定义为BGA包上连续球之间的距离,从中心到中心测量,如图1所示。图1、管脚原创 2022-05-31 10:43:49 · 1324 阅读 · 0 评论 -
Zynq中FPGA上电时序
因为ZYNQ 的PS 和PL 部分的电源有上电顺序的要求,在电路设计中,按照ZYQN 的电源要求设计,上电依次为1.0V -> 1.8V -> 1.5 V -> 3.3V -> VCCIO,下图为电源的电路设计:ZYNQ芯片的电源分PS系统部分和PL逻辑部分,两部分的电源分别是独立工作。PS系统部分的电源和PL逻辑部分的电源都有上电顺序,不正常的上电顺序可能会导致ARM系统和FPGA系统无法正常工作。PS部分的电源有VCCPINT、VCCPAUX、VCCPLL和PS VCCO。转载 2022-05-31 10:30:46 · 2781 阅读 · 0 评论 -
FPGA画时序软件-可在线可下载
摘要:WaveDrom是一个免费开源的在线数字时序图渲染引擎。它可以使用JavaScript, HTML5和SVG来将时序图的WaveJSON描述转成SVG矢量图形,从而进行显示。WaveDrom可以嵌入到任何网页中;WaveDrom编辑器可在浏览器中运行,也可以安装在系统上,渲染引擎可以嵌入到任何网页中。一、WaveDrom功能绘制数字时序图、绘制寄存器图、绘制逻辑电路图。绘制时序图绘制寄存器图绘制逻辑电路图二、WaveDrom的使用在线编辑器 https://wavedrom.co原创 2022-05-15 13:49:11 · 1735 阅读 · 0 评论 -
如何写好状态机-FPGA
状态机是逻辑设计的重要内容,状态机的设计水平直接反应工程师的逻辑功底,所以很多公司在硬件工程师及逻辑工程师面试中,状态机设计几乎是必选题目。本篇在引入状态机设计思想的基础上,重点讨论如何写好状态机。由于篇幅比较长,如何写好状态机分成三篇呈现。话不多说,上货。主要内容预览:状态机的基本概念;如何写好状态机;使用 Synplify Pro 分析 FSM。状态机的基本概念;如何写好状态机;使用 Synplify Pro 分析 FSM。状态机的基本概念;如何写好状态机;使用 Synplify原创 2022-04-04 22:23:35 · 1176 阅读 · 0 评论 -
FPGA书籍推荐
好的书不在于多少,而在于能够取其精华去其糟粕,编者给大家推荐几本FPGA系列学习电子书籍,包括了CPLD/Verilog编程语言基础与设计,数字IC、基本逻辑、组合逻辑等基础电路,Vivado平台开发与调试、集成开发环境使用及相关技巧,FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。1.Verilog数字系统设计教程本书从算法和计算的基本概念出发,讲述如何用硬线逻辑电路实现复杂数字逻辑系统的方法。全书共分三部分。部分内容共18章;二部分共12个上机练习实验范例;三部分是Veril原创 2022-03-17 13:40:21 · 7114 阅读 · 0 评论 -
麦克斯韦方程和欧拉公式-链接
《带你理一理麦克斯韦方程组》《史上最透彻的讲解:麦克斯韦方程组》原创 2022-02-13 16:09:35 · 369 阅读 · 0 评论 -
FPGA教程和allegro教程-链接
《电子工程世界大讲堂-FPGA教程合集》《黑金ZYNQ FPGA视频教程》《明德扬FPGA点拨视频教程》《Vivado入门与提高(高亚军)》:含UltraFast设计方法学《【开源骚客 】基于FPGA的SDRAM控制器设计(SDRAM第一季)》《Miz702 zynq视频初阶教程(米联客)》《Miz702 zynq视频进阶教程(米联客)》...原创 2022-02-13 15:58:51 · 373 阅读 · 0 评论 -
Xilinx FGPA Pinout文件查找
1、打开xilinx官网公司简介–>技术支持—>技术支持主页2、主页–>技术支持3、主页–>技术支持–>封装与引脚分配文件门户4、主页–>技术支持–>封装文件–>artix-7 FPGA Package Device Pinout Files...原创 2021-10-10 17:57:46 · 522 阅读 · 0 评论 -
Xilinx FPGA设计文件查找的方法
Xilinx FPGA设计文件查找的方法1.功耗估算与优化xinlinx首页–>技术支持–>技术支持–>设计中心连接:https://china.xilinx.com/support/documentation-navigation/design-hubs.html1.1 最终结果连接:https://china.xilinx.com/support/documentation-navigation/design-hubs/dh0008-vivado-power-estimat原创 2021-03-03 16:44:46 · 698 阅读 · 1 评论 -
FPGA硬件开发的步骤及设计文件查找-以Altera Stratix IV GX FPGA为例
FPGA Handbook设计文件查询-以Altera FPGA为例1、FPGA选型连接:https://www.intel.com/content/www/us/en/programmable/documentation/lit-index.html2、FPGA引脚功能2.1 打开 Pin connection Guidelines在下面的第3节中也有讲到。2.2 电源树-《Pin connection Guidelines》官方给出的供电方案2.3 OCT引脚功能这是在-&g原创 2021-03-01 15:34:59 · 765 阅读 · 0 评论 -
Altera IV FPGA的几种供电电压
我们在进行原理图设计时,会发现FPGA的供电电压有多种,以Cyclone IV E系列为例,下面分别来介绍这几种不同的供电电压。如上图所示,Cyclone IV E系列FPGA的几种供电电压分别为:(1) VCCINT:FPGA内核电压,1.0V/1.2V,一般接1.2V。(2) VCCA:PLL模拟电压,2.5V,需要注意的是即使FPGA设计中未使用PLL仍要提供VCCA。(3) VCCD_PLL:PLL数字电压,1.0V/1.2V,一般接1.2V。(4)转载 2020-05-18 15:06:58 · 2110 阅读 · 0 评论