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Allegro
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高速硬件设计、软件开发一体
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Allegro 16.6 Dimension尺寸标注以及删除操作
1.菜单栏 Dimension–>Dimension Environment2.在绘图框中右键,弹出一个长长的菜单,这个 Delete命令 就躲在这长长的菜单中了,见图:《Allegro 16.6尺寸标注以及删除操作记录》原创 2024-06-22 11:51:32 · 669 阅读 · 0 评论 -
Allegro做元件封装“Symbol is missing a refdes“解决办法
ASCll格式导入到candence中,生成candence的元件封装库出现的。经楼楼验证后发现问题应该是出在了AD软件的版本太低了,保存的ASCll文件格式再导入到candence中元器件标识就丢失了。选择:LAYOUT–>Label–>RefDes(package Allgero打开)点击空白的地方会自动添加丝印,丝印添加上就可以输出了。楼楼发现该错误由来是:用AD导出来的。缺少元器件标识符的原因及解决办法。是因为缺少元器件标识符。原创 2023-05-29 01:20:28 · 2664 阅读 · 0 评论 -
Candence allegro 创建等长的方法
随着源同步时序电路的发展,越来越多的并行总线开始采用这种时序控制电路,最典型的代表当属目前炙手可热的DDRx系列。下图这种点到点结构的同步信号,对于攻城狮来说,设置等长约束就非常easy了图片。But,对于有4、6、8、、、等多颗DDR芯片的ACC同步信号来说,要设置等长约束简直就是一场噩梦图片,不仅信号数量较多,而且拓扑结构十分复杂,于是,加班就这么不愉快的产生了。原创 2023-02-24 10:00:00 · 1638 阅读 · 0 评论 -
cadence allegro Skill插件的安装方法介绍-安装路径位置
作者:太名 https://www.bilibili.com/read/cv19049327 出处:bilibili。(2)将FanySkill_V1.1\FanySkill\SkillCode\Form内所有文件拷贝到C:\Cadence\SPB_17.4\share\local\pcb\forms\目录。(1)将FanySkill_V1.1\FanySkill\icons内所有文件拷贝到C:\Cadence\SPB_17.4\share\local\pcb\icons\目录。(1)在安装目录下的。转载 2023-01-12 14:36:50 · 2503 阅读 · 0 评论 -
allegro建热风焊盘flash-通孔焊盘示意图
allegro建立通孔焊盘原创 2022-11-17 14:29:53 · 631 阅读 · 0 评论 -
Cadence Allegro 如何制作表贴焊盘
问题描述:Cadence Allegro 如何制作表贴焊盘?本章节将通过运用Allegro焊盘制作工具Pad Designer来演示制作焊盘的方法,下面以0805封装的矩形焊盘为例,0805封装的焊盘参数如下图所示:从上面的规格书得出0805封装的焊盘尺寸大小,长为0.9mm,宽为1.3mm。原创 2022-11-17 14:21:36 · 1187 阅读 · 0 评论 -
allegro焊盘regular pad(正规焊盘),thermal pad(热风焊盘) 和anti pad(隔离盘)的区别使用
在大面积的接地(电)中,常用元器件的引脚与其连接,对连接引脚的处理需要进行综合的考虑,就电气性能而言,元件引脚的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),…………答:Regular pad(正规焊盘)主要是与top layer,bottom layer,internal layer等所有的正片进行连接(包括布线和覆铜)。一般应用在顶层,底原创 2022-11-17 14:13:58 · 4703 阅读 · 1 评论 -
allegro制作通孔焊盘封装-flash热风焊盘-图文并茂的Allegro 通孔焊盘制作教程
(7)、在Layer中对BEGIN LAYER进行设置,一般第一个焊盘都是做成一个正方形的焊盘,所以选择Square,看下图,为什么在Thermal Relief中,也要进行设置,这是为了适应特殊情况,就是在表面做了负片的铜皮,Anti Pad也设置,大小一般比正规焊盘大哥0.1mm。(6)、打开Pad Designer,设置好单位及精度,在Hole type中选择Circle Drill,Plating 中选择Plated是要上锡的,Drill diameter 设置钻孔直径大小0.94mm。原创 2022-11-17 14:08:15 · 3314 阅读 · 1 评论 -
Cadence Allegro Xnet的创建详细教程
2)点击指定模型之后,会弹出如图2所示的界面,这些是没有解决的问题,一般都是电压的问题,系统会显示这个是个电源,但是并没有赋予电压值,所以会显示错误。4)选中需要创建模型的元器件之后,点击如图3所示的列表的下方“Create Model”选项,进行模型的创建,在弹出的界面中,按照默认的即可,选择“Create ESpiceDevice model”即可,如图4所示。5)在弹出的对话框中,如图5所示,需要我们自己填写的是:Value值按照实际Value值去填写,仿真的时候会用到这个数据;原创 2022-11-09 14:49:07 · 1020 阅读 · 0 评论 -
Allegro SigXplorer 等长设置方法-比较简单
2、开始设置,打开规则管理器,在电气规则里面选择任意一个net,右击新建一个Electrical CSet(这里理解为新建了一个模型 下文简称CSet)。6、选择菜单Set-Constraints(快捷键Alt+S然后C),选到Rel Prop Delay(相对等长,常用的等长方式用的相对误差,通过Prop Delay也可以设等长,用的最大最小值)8、从下图看有一些网络模型套用是红色的,没错这些网络的连接方式(拓扑结构)与模型不一致,模型会调用失败。9、好了完毕,顺便带一句,这里是总的模型的管理。原创 2022-11-09 14:42:20 · 2675 阅读 · 0 评论 -
Allegro中的NET到NET之间的间距设置-网络之间的间距
CLS-TXC(4)就是说这个NET CLASS里有三组NET CLASS-CLASS,意思是说CLS-TXC(4)这个NET CLASS可以分别对网络HDMI_TXC、HDMI_TX0、HDMI_TX1、HDMI_TX2设规则(当鼠标停在这几个上面时会有提示的,如下图:ClassClass CLS-TXC:CLS-TXC字样)。同理CLS-TX0(4)都一样的。我例子里设的NET-CLASS名设的CLS-TXC、CLS-TX0、CLS-TX1、CLS-TX2名了(因为只用到NET-CLASS)。原创 2022-11-09 10:18:48 · 3197 阅读 · 0 评论 -
Allegro PCB导入网表后,PCB规则变化怎么办?
allegro导入网表时规则会发生变化,只需要将原理图的网表导出是的选项设置一下就行了原创 2022-10-10 13:32:07 · 802 阅读 · 0 评论 -
Cadence Allegro使用过程中出现的常见问题-原理图和PCB
1、1、原创 2022-09-23 13:53:56 · 1027 阅读 · 0 评论 -
Allegro软件Shape菜单下的每个命令的含义
上述就是在Allegro软件中,常用的shape菜单下,一些常用命令的简单介绍,做一个说明,理解其大概的含义,有些常用的功能,我们在后面的问题解答中还会做详细的图文表述。Change shape type:改变铜皮的属性,修改shape为静态或者动态的,静态的铜皮不能避让,动态的铜皮是可以避让的;Merge shapes:将两相同网络的shape合并,或者将一无网络的shape和一有网络的shape合并;lMove:将避让后的shape的一个轮廓移动到shape的其他地方避让,原来避让的shape即还原;.原创 2022-08-10 15:53:27 · 2159 阅读 · 0 评论 -
cadence中复制一部分PCB到另一个PCB中去
1、从你需要复制的那份PCB中导出placement及sub-drawing,导出sub-drawing时注意Find彩带处只勾选via、cline,然后选择你要复制的线路,接着选择参考点;2、打开另外一份PCB,删除你需要复制的那部分元件及线路;记得先导入placement再线路。...原创 2022-08-09 13:40:44 · 5317 阅读 · 0 评论 -
Allegro中显示两种单位方法
Allegro中显示两种单位方法原创 2022-03-22 16:00:27 · 641 阅读 · 0 评论 -
PCIE之PCB设计规范
PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准,它原来的名称为“3GIO”,是由英特尔在2001年提出的,旨在替代旧的PCI,PCI-X和AGP总线标准。PCIe属于高速串行点对点双通道高带宽传输,所连接的设备分配独享通道带宽,不共享总线带宽,主要支持主动电源管理,错误报告,端对端的可靠性传输,热插拔以及服务质量(QOS)等功能下面是关于PCIE PCB设计的规范:1、从金手指边缘到PCIE芯片管脚的走线长.原创 2022-03-15 19:36:23 · 6280 阅读 · 1 评论 -
allegro软件设置绝对传输延迟
我们在用allegro进行PCB设计完成以后,都需要对一组传输的总线进行时序等长,在做时序等长的时候,分为绝对传输延迟与相对传输延迟。绝对传输延迟,顾名思义,信号传输在PCB设计中都是有一个走线的长度,我们通过设置这个信号线传输的最大值与最小值,来实现等长的方法,就称之为绝对传输延迟。一般情况下如果信号是从一个点传输到另一个点,中间没有任何的串阻、串容,这个绝对传输延迟的方法还是非常有效而却直观的。具体在PCB中设置绝对传输延迟的方法如下所示:第一步,打开规则管理器,执行菜单命令Setup-Constra原创 2022-03-15 19:31:23 · 509 阅读 · 0 评论 -
相同网路的焊盘无法连接在一起怎么办?
问题:相同属性的网络,为什么焊盘连接不上呢?解决:如下图,邮件取消勾选 Enhanced Pad Entry原创 2022-03-14 13:51:27 · 3756 阅读 · 0 评论 -
Footprint Expert Pro 元器件PCB封装建库神器
Footprint Expert Pro 的安装方法Footprint Expert Pro 的安装和激活都比较简单,将网盘内的压缩包下载到本地并解压,Footprint Expert Pro 需要Microsoft .NET Framework 4.5的支持,如果您的系统没有安装.NET Framework 4.5,可以先通过这个链接到微软官网把.NET 4.5 的框架给装上:http://www.microsoft.com/en-us/download/details.aspx?id=178511.原创 2022-02-28 19:49:19 · 4976 阅读 · 1 评论 -
cadence allegro 17.x 降版本到16.6的转换工具
Cadence17.x版本降低到16.6版本转换工具下载链接:Cadence17.x版本降低到16.6版本转换工具 使用方法:软件使用比较简单,在「第一个路径输入栏」浏览指向17.x的设计文件,也就是需要降版本的17.4或者17.2的文件,然后在「第二个路径输入栏」里浏览指向转换后的文件保存路径,然后点击「转换」按钮即可。...原创 2022-02-21 14:32:43 · 14452 阅读 · 3 评论 -
Allegro 将shape转换为line,将line转换成shape
allegro导入的dxf有时是shape,所以需要将shape转换为line,将line放在Board Geometry—>Outline层。allegro规定板框必须在Board Geometry—>Outline(发给PCB板厂的gerber文件的板框,可以是其它层),板框必须是闭合的line线。 ...原创 2022-02-16 18:36:13 · 9154 阅读 · 1 评论 -
Allegro导入dxf
第一步:file–>import—>DXF第二步:选择dxf文件,选择单位第三步:Edit/View Layers…第四步:Import原创 2022-02-16 18:24:38 · 775 阅读 · 0 评论 -
Allegro导出dxf
1.导出dxf步骤第4步“点击”,出现下图,需要map需要导出的层。注:该界面显示的subclass指的仅是在cadence中显示的层,没有打开显示的层,则不显示。如果点击第6步“导出dxf”,出现下图所示的错误警告,则可能是因为有中文目录。2.ERROR解决办法出现问题:ERROR: Invalid program arguments. Terminating program.原因:DXF输出文档路径放在了中文命名的文件夹下,更改输出路径为全英文及解决。...原创 2022-02-16 17:00:13 · 10728 阅读 · 0 评论 -
EDA(Cadence和AD)软件丝印调节的原则
以下是丝印位号调整遵循的原则及常规推荐尺寸。(1)丝印位号不上阻焊,放置丝印生产之后缺失。(2)丝印位号清晰,字号推荐字宽/字高尺寸为4/25mil、5/30mil、6/45mil。(3)保持方向统一性,一般一块PCB上不要超过两个方向摆放,推荐字母在左或在下,如图11-21所示。图1 丝印位号显示方向 (4)对于一些摆布下的丝印标识,可以用放置2D辅助线或者放置方块进行标记,方便读取,如图11-22所示。图2 辅助线及方块 《参看原文:听说你还不会丝印位号的调整?来看看这个!》原创 2022-02-16 09:01:38 · 1541 阅读 · 0 评论 -
FPGA教程和allegro教程-链接
《电子工程世界大讲堂-FPGA教程合集》《黑金ZYNQ FPGA视频教程》《明德扬FPGA点拨视频教程》《Vivado入门与提高(高亚军)》:含UltraFast设计方法学《【开源骚客 】基于FPGA的SDRAM控制器设计(SDRAM第一季)》《Miz702 zynq视频初阶教程(米联客)》《Miz702 zynq视频进阶教程(米联客)》...原创 2022-02-13 15:58:51 · 352 阅读 · 0 评论 -
Allegro PCB覆铜的14个注意事项
1.要完全覆盖焊盘覆铜覆盖焊盘时,要完全覆盖,shape 和焊盘不能形成锐角的夹角。2.尽量用覆铜替代粗线当使用粗线时,过孔通常最好为非通常走线过孔,增大过孔的孔径和焊盘。修改后:3.尽量用覆铜替换覆铜 走线的模式尽量用覆铜替换覆铜 走线的模式,后者常常产生一些小尖角和直角使用覆铜替换走线:修改后4.shape 的边界必须在格点上,grid-off 是不允许的shape 的边界必须在格点上,grid-off 是不允许的。(sony规范)5.shape corner 必须大小一致原创 2022-01-28 18:27:04 · 5910 阅读 · 0 评论 -
Cadence/AllegroDRC警Name名称太长
问题: #2 Warning [ALG0016] Part Name “CAP _POL_CAPAE1030X1050N_35V/330U” is renamed to “CAP _POL_CAPAE1030X1050N_35V/33″.报错类型:DRC报错,名称太长导致警告解决办法:修改元件的Value值,或者如下图更改字符的长度。...原创 2021-12-29 11:17:42 · 7235 阅读 · 0 评论 -
allegro中动态铜皮一键倒圆角
方法1铺铜时选择 potion—>chamfer方法2铺完铜皮后,如下图选择Full round,将所有的动态铜皮倒角。原创 2021-09-22 14:30:08 · 4487 阅读 · 0 评论 -
Allegro中如何改变静态铜皮的显示效果
原创 2021-04-28 08:56:45 · 2909 阅读 · 0 评论 -
VGA时钟频率 带宽 场频 场频 行场同步信号概念及计算
VGA时钟频率640x480@59.94Hz(60Hz)为例,每场对应525个行周期(525=10+2+480+33),其中480为显示行。时钟频率:52580059.94约25MHz。VGA行率行频:525*59.94=31469HzVGA带宽640x480@59.94Hz(60Hz)为例带宽:640x480x60=18.4MHzVGA场频场频60HzVGA场频VGA工业标准显示模式要求:行同步,场同步都为负极性,即同步脉冲要求是负脉冲...原创 2021-04-22 14:44:51 · 6456 阅读 · 0 评论 -
Candence 输出ODB++ 及 hperlynx导入ODB++
Candence 输出ODB++一、到出ODB++step1step2step3step4step5step6step7二、Hyplynx导入ODB++1 文件–>打开 ODB++2 选择文件夹原创 2021-04-22 13:54:17 · 5816 阅读 · 0 评论 -
Candence OrCAD Capture出现ERROR和Warning时如何解决
1、#1 WARNING (ORCAP-36006): Part Name “XXXXX” is renamed to “XXXXX”.解释: candence原理图中,默认的part name长度为31,超过时软件会 renamed一个短的名称。解决办法:Toos—>Create Netlist2、#2 ERROR(ORCAP-36071): Illegal character “Dot(.)” found in “PCB Footprint” property for compon原创 2021-03-10 14:03:21 · 11024 阅读 · 0 评论 -
Allegro中如何消除器件本身Pin间距报错
Allegro中如何消除器件本身Pin间距报错原创 2021-02-23 11:30:31 · 2616 阅读 · 0 评论 -
Altium designer 19 转 candengce 16.6的方法
#Altium designer 19 转 candengce 16.6的方法##步骤如下###1.###2.###3.###4.原创 2021-01-05 10:06:18 · 950 阅读 · 0 评论 -
Allegro17.2 PCB导出封装库
Allegro17.2中如何在PCB中,导出封装库1.选择菜单① file–>Export–>Libraties… ,如下图1所示图1:菜单栏选择2.Export Libraries 操作窗口①选择select elements ,即选择需要导出的元素。②选择路径,点击左边的…选择需要输出的路径。③点击Export,输出PCB文件中的所有库文件。图2:操作界...原创 2020-04-20 12:44:17 · 5369 阅读 · 2 评论 -
allegro17.2封装建立
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Ma...原创 2020-04-17 16:50:41 · 2012 阅读 · 0 评论 -
ORCAD17.2原理图DRC规则检查
ORCAD17.2原理图规则检查工具栏1.打开菜单栏2.打开工具窗口3.电气规则4.物理规则5.ERC Matrix6.DRC Reports工具栏1.打开菜单栏2.打开工具窗口3.电气规则4.物理规则5.ERC Matrix6.DRC Reports一、打开菜单栏1.根据下图1中箭头指示,选中整个.dsn文件,这样才能检查整个原理图。2.点击Tools菜单栏,选中Design...原创 2020-04-17 15:16:06 · 12284 阅读 · 4 评论 -
IBIS模型转化
一、IBIS模型的获取a) 直接找芯片供应商b) 从网上下载i.到Google网站直接搜索某个型号的IBIS模型;ii. 到器件厂商的官方网站下载;iii.从专门提供IBIS模型的网站搜索下载。c) 仿真器件的SPICE 模型或直接测量二、IBIS模型的转化过程将模型的IBIS格式转化为DML格式,可以使用Allegro自带的Model Integrity.一般有两种方式打开此软件...转载 2020-04-16 14:33:33 · 2971 阅读 · 0 评论 -
Allegro Inside ODB++ 安装
allegro odb++ 工具下载地址:http://www.valor.com/en.aspx请选择操作系统您要下载的ODB + +内包装和单击相应的链接。http://www.valor.com/en/Products/ODBpp/Cadence%20Allegro_Inside%20Package.aspx下载并安装文件“ odb_inside_install.nt.v800...转载 2020-04-14 13:36:58 · 8217 阅读 · 0 评论