FPGA笔试10

1，

HVT：high voltage value 晶体管：开启慢，漏电流小，功耗小
Pshort=τAshortVdd=τAβ(Vdd-Vth)3 ，只跟vth有关，

2，寄存器如果出现亚稳态，则其亚稳态的持续时间为：
A,1个时钟周期
B,小于1个时钟周期
C,大于1个时钟周期
D,不确定
答：选D，亚稳态的持续时间取决于采样的位置。若在0.5VDD处采样，理论上亚稳态时间无穷大，但细微的噪声或扰动可使亚稳态消失。

3，
管脚静态配置信号可以不用做异步处理；
异步FIFO设计时需要考虑两个时钟之间的频率关系；
异步电路中，只有信号电平翻转才可能引入亚稳态。

4，SRAM面积大小与那些因素相关
容量，即总的bit数目；
地址译码方式；
禁布区；
BIST电路。

5，自底向上（Bottom-Up）综合策略的优点是
答：



8，Explain the following timing arcs:

setup check arc

hold check arc

recovery check arc

removal check arc

答：setup check arc:时钟上升沿到来之前，输入数据保持稳定不变的最小时间。
hold check arc：时钟上升沿到来之后，进入数据保持稳定不变的最小时间。
recovery check arc：复位信号无效沿和下一个时钟沿之间的最小时间间隔。
removal check arc：复位信号有效沿和前一个时钟沿之间的最小时间间隔。

10， Suppose that we want to enhance the processor used for Web serving. The new processor is 10 times faster on computation in the Web serving application than the original processor. Assuming that the original processor is busy with computation 45% of the time and is waiting for I/O 55% of the time, what is the overall speedup gained by incorporating the enhancement?
答：
Consider that the new processor could only improve computation, so with new processor, computation time will be deduced to 4.5 time unit, so it shold be (100 - 45/10 - 55) / 100, improved by 40.5%