寒武纪IC

一、HVT： High Threshold Voltage causes less power consumption and timing to switch is not optimized.  It is used in power critical functions.
LVT： Low Threshold Voltage causes more power consumption and switching timing is optimized, used in time critical functions.
SVT： Standard Threshold Voltage offers a trade-off between HVT and LVT i.e., moderate delay and moderate power consumption.

IC中拥有多种阈值的单元库，大致三种，分别为HVT，SVT，LVT。H/S/L指代阈值电压的高/中/低。HVT的cell阈值电压高，功耗小但是速度慢。LVT的cell阈值电压低，功耗大但是速度快。SVT居中。

 由图可见，阈值电压Vt以指数关系影响着漏电功耗。阈值电压Vt与漏电功耗和单元门延迟有如下关系:
阈值电压Vt越高的单元，它的漏电功耗越低，但门延迟越长，也就是速度慢；
阈值电压Vt越低的单元，它的漏电功耗越高，但门延迟越短，也就是速度快。

所以FPGA的HPbank的电压需要低一些，这样门延迟就越短，速度越快，但是功耗越大，在使用ddr时可以发现FPGA明显发烫。

 二、亚稳态：

亚稳态就是在时钟变化的这段时间里，寄存器将对数据进行锁存。归根到底就是因为建立时间和保持时间不满足要求。异步逻辑是亚稳态出现的重要原因。亚稳态产生的概率大概为：P =（建立时间 + 保持时间）/ 采集时钟周期 

设计人员采用平均故障间隔时间 (MTBF：mean-time-between-failure) 这个指标来估算从问题出现并导致故障的两个事件间的平均时间。MTBF 值越高，就说明设计的稳定性越高。公式如下：

C1 和 C2 代表寄存器技术相关常数，tMET 代表亚稳态的稳定时间。C2是器件相关的常数，器件的建立时间和保持时间越小，C2越小，MTBF就越大。所以可以通过选择更快的触发器，来减少亚稳态发生的概率。

不考虑器件本身的影响，对同一个触发器，MTBF可以简化为：

数据变化频率越小，采样时钟越低，MTBF越大。

亚稳态信号的持续时间不确定，通常比一个时钟周期要短得多，一般情况下不会超过一个或者两个周期， 这取决于触发器的性能。如果亚稳态超过一个或者两个周期，那么就会被下一个触发器采样到，这样就会造成亚稳态的传播，会产生很严重的后果。

常用FPGA器件的Tsu+Th约等于1ns，复位移除和恢复时间相加