之前就介绍过Vivado支持两种模式:Project Mode 和Non-Project模式。
1.基于Project模式的综合流程
GUI操作:单击流程导航器中的Run Synthesis按钮;
Tcl:运行Tcl命令,launch_runs_synth_1
2.基于Non-Project 批作业流程
直接运行Tcl命令:synth_design;该命令通常会带有多个选项,比如:
synth_design -part xc7k30tfbg484 -2 -top my_top
这个示例中使用-part选项和-top选项运行synth_design。在Tcl控制台中,使用Tcl命令选项来设置综合选项并运行综合。 要检索选项列表,请在Tcl控制台中键入synth_design -help。 以下代码段是-help输出的示例:synth_design -help。
Description:
Synthesize a design using Vivado Synthesis and open that design
Syntax:
synth_design [-name <arg>] [-part <arg>] [-constrset <arg>] [-top <arg>]
<args>] [-include_dirs <args>] [-generic <args>] [-verilog_define
[-seu_max_util <arg>] [-flatten_hierarchy <arg>]
[-gated_clock_conversion <arg>] [-directive <arg>] [-rtl]
[-bufg <arg>] [-no_lc] [-fanout_limit <arg>]
[-shreg_min_size <arg>] [-mode <arg>] [-fsm_extraction <arg>] [-keep_equivalent_registers] [-resource_sharing <arg>]
[-control_set_opt_threshold <arg>] [-max_bram <arg>]
[-max_dsp <arg>] [-cascade_dsp] [-quiet] [-verbose]
Returns: design object
Usage:
Name | Description |
[-name] | Design name |
[-part] | Target part |
[-constrset] | Constraint fileset to use |
[-top] | Specify the top module name |
[-include_dirs] | Specify verilog search directories |
[-generic] | Specify generic parameters. Syntax: -generic |
这些选项其实就是在前面介绍的Vivado 常用的综合选项设置中介绍的综合选项,只不过那是通过GUI进行配置,而对于非项目模式就需要在综合tcl命令后+综合选项了。