在DC中使用tcl脚本综合和Formality一致性检查

最新推荐文章于 2024-06-13 07:19:10 发布
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分类专栏： EDA应用实践 文章标签： 工艺库
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本文链接：https://blog.csdn.net/weixin_38197667/article/details/90738720
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本文介绍了在Design Compiler中更换工艺库以解决综合问题，并通过tcl脚本进行电路综合。更换为smic180库后，进行了时序和面积报告分析。接着，详细阐述了Formality一致性检查的步骤，包括设置DC地址、读取Verilog文件和网表文件，以及如何执行匹配和验证。提供了一种生成和运行一致性检查脚本的方法。
摘要由CSDN通过智能技术生成

Design Compiler工艺库的更换

通过上一节的基本操作，我们学会了如何使用design compiler综合一个电路，但是由于centos自带的库class中没有寄存器的相关映射，而导致综合失败，因此在eetop论坛上下载了新的库smic180，这个库需要的东西应有尽有完全可以满足此次实验内容要求：

 因为工艺角的不同，区分为FF SS TT，这次就使用tipical当做库文件，相应的，我们在索引地址设置为新的库：

这次直接采用tcl脚本的方式来进行dc综合，脚本基本上没有任何变化，只是将周期设置为了10ns，没有设置最大扇出约束ÿ

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专栏目录
【tcl脚本实践Demo 1】文本生成、匹配、修改、读写
记录所学，分享知识，结识挚友
04-30 309
在芯片设计的流程中，各种EDA工具在设计、综合、布局布线、验证、时序分析等等环节都会产出大量的文件信息。这些信息是海量的，如果单纯靠程序员自己查看信息效率很低并且很容易纰漏。所以脚本语言可以很好的解决这个问题，可以利用脚本语言匹配到敏感的信息，完成对信息的匹提取、修改、写入等一系列操作。从信息类型来看，经典的包括ERROR、INFO、WARNING、CRITICAL WARNING等。我们最关心的是ERROR和CRITICAL WARNING。所以我们需要在众多信息中提取出ERROR和CRITICAL WA
文件的读写基本操作
范高伦的博客
09-07 1万+
一、文件是计算机中数据持久化存储的表现形式 读写文件标准操作格式1： 1、打开文件：file1 = open('文件名','读写模式') 2、操作文件 3、关闭文件：file1.close() 文件操作完毕后必须关闭，否则长期保持对文件的连接状态，造成内存溢出的现象发生 读写文件操作格式2： # 1、打开文件 file1 = open('demo.txt','w') # 2、操作文件 file1.write('hello world') # 3、关闭文件 file1.close() 1、打开文件：wi
Formality的逻辑等价性检查介绍和参考脚本
NanDigits的博客
04-09 1625
由于电路在综合、后端过程中会进行多轮时序、面积、功耗的优化，RTL中的DFF在Imp中不一定都可以直接找到，可能会被合并（reg merge）、复制（reg duplication）、打平（ungroup）、改名（change name）等。比如，前端设计过程中RTL1 vs RTL2，综合后的RTL vs Syn Netlist，插入DFT后RTL vs DFT Netlist，布局布线后RTL vs APR Netlist。具体来说分成两大应用。另一种是电路的一致性检查，检查RTL、网表之间的等价性。
Formality形式化验证脚本范本
A670449625的专栏
05-19 1万+
1、验证带DFT网表：首先要disable scan logic和Bist功能 2、可以将所有的代码、网表，包括所有的子模块、顶层的全部读入，在read过程中针对top使用set_top，有关环境设置不急于读入，完成后，可以保存该阶段性为*.fss格式文件（下次restore_session该文件即可，库、网表、设计不需要重复读入）。 脚本主要过程如下： source ./variable.
Formality基本流程和参考脚本
最新发布
qiantianyiqian的博客
06-13 670
Schematics的方式，大部分都是通过Schematics去对比compare point不等的pin，然后往前trace，追到源头不等的点。原创链接：https://mp.weixin.qq.com/s/OG5R1QtIInxG1zXyQCGyxg。Gui方式：首先fm_shell , 然后start_gui，source script.tcl。2.Load guidence（导入svf文件）Debug可以通过一些命令，也可以通过GUI的。shell方式：见参考脚本。
Formality流程
sz_woshishazi的博客
09-16 1万+
由于项目后期需要完成一个rtl和网表之间的形式验证，需要用synopsys的formality来完成，由于第一次接触，也摸索了将近三天才能上手使用，记录一下整个flow的过程
Formality一致性检查图文教程
09-09
Formality一致性检查图文教程，适合于初学者快速入门，超详细
formality形式验证的脚本记录
weixin_43742606的博客
04-19 463
记录整理出的脚本
Formality在FPGA评测中的应用.pdf
02-07
论文：Formality在FPGA评测中的应用
pt中文教程_formality_primetime_
10-02
数字集成电路设计中静态时序分析（Static Timing Analysis）和形式验证（Formal Verification）的一般方法和流程。这两项技术提高了时序分析和验证的速度，在一定程度上缩短了数字电路设计的周期。本文使用 Synopsys...
Formality使用指南
02-29
Formality是Synopsys的形式验证工具，你可以用它来比较一个修改后的设计（如ECO）和它原来的版本，或者一个RTL级的设计和它的门级网表，再或者综合后的门级网表和做完布局布线及优化之后的门级网表在功耗上是否一致...
Formality使用指南.ppt
10-09
Formality使用指南,包括应用介绍，比较简单，上手容易。
formality的使用流程及注意事项
05-20
formality的使用流程及注意事项。特别提到很多产生错误的原因以及解决方案，让你醍醐灌顶
DC生成svf给formality做验证用
xiaohaolaoda的博客
05-26 1041
可以在dc中输入set_svf off 就不用关闭dc terminal直接进行fm。在fm_shell中，在制定set_svf是dc指定的路径就行了。如果没有svf，会导致fm中很多信号新增，不能匹配。
formality的一点经验总结
热门推荐
学而不思则罔，思而不学则殆
12-08 3万+
一 总结 二 netlist和svf的配套一致 三 formality遇到的坑 四 pattern match视角 五 IPIOstandcell的处理 一、 总结： 解决dc综合出现fail点的基本思路： 1. set synopsys_auto_setup true，记得undriven的选项单独再设置一下，undriven要识别成不定态x，对设计验证更充分。 2. set_s
Formality学习笔记一：基本概念
lzy_m的博客
09-11 2703
Design Refernce design : golden design, 一般作为验证的标准 Implementation design: 修改后的设计，想要验证和原始版本是否一致 Logic Cones Logic Cones: 由一组组合逻辑电路构成的电路模块 常见的比较点：primary outputs、internal registers、black box input pins、nets driven by multiple drivers where at least one driver
SYNS formality 形式验证常见debug 步骤
Psychobut的博客
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formality 是synopsys 用来验证两个design是否等价的工具，也是IC实现中sign off tool，常用在design ECO 验证，tptg 前后由于design hierarchy变动的功能一致性验证，以及DC综合/DFT insert （OCC/SMS ) /PR(布局布线) 前后 design的function (功能等价性)的验证. formality正常分为以下流程： setup （set var /read lib）-> read data ->set c
形式验证 formality的设置及fm_shell使用
cy413026的博客
02-13 2万+
形式验证进阶（二）：Setup阶段的约束信息&说说formality中比较点匹配 2018-10-26芯司机公众号：chipdriver 之前的文章导读 《形式验证入门之基本概念和流程》 《形式验证进阶（一）：Guidance&Load Design》 Setup阶段的约束信息 1．常规setup设置 1）如果DC的综合脚本中使用了set_case_analysis命...
formality形式验证里的案件分析
i_chip_backend的博客
03-07 6844
在当前的形式验证的领域，主要有两个工具，一个就是Cadence的conformal，另外一个就是Synopsys的formality（以下简称FM）。 通常情况下，形式验证的工具的主战场，是在RTLvsSYN这个阶段，主要是由于综合器的mapping/optimization会遇到各种各样的挑战。但是，本案有一些不同，在通常很容易的SYNvsLAY里边，出现了一点小插曲。笔者整理了一下，以嗜各位读...
formality 验证flow
10-22
formality 验证流程是指在软件开发过程中，对系统要求进行形式化验证的一种流程。这个流程主要用于验证软件的需求规格是否符合系统设计和用户要求。它通常包括以下几个步骤： 首先，确定验证的目标和范围。在这一步骤中，需要明确要验证的系统规格，包括功能需求、性能需求和安全需求等。同时，还需要确定验证的方法和工具，以及所需的验证资源。 其次，进行形式化建模。在这一步骤中，需要将系统规格转化为形式化的模型，通常使用形式化语言，如时序逻辑、Petri网等。这些模型可以帮助开发人员对系统进行精确的描述和分析，以便进行后续的验证工作。 然后，进行形式化验证。在这一步骤中，使用形式化工具对系统模型进行形式化验证。这些工具可以自动地检查系统规格是否满足特定的性质，如功能正确性、一致性和可达性等。如果验证通过，则系统规格是可靠的；如果验证不通过，则需要进行相应的修改和调整。 最后，对验证结果进行分析和评估。在这一步骤中，需要对验证结果进行分析和评估，判断系统规格的质量和可靠性。如果验证结果符合预期，说明系统规格已经满足设计和用户要求；如果存在问题，则需要进行相应的修复和改进。 总之，formality 验证流程是一种重要的软件开发方法，它可以帮助开发人员对系统规格进行形式化验证，提高软件开发的可靠性和质量。但是，这个流程需要开发人员具备一定的形式化建模和验证技术，同时还需要投入足够的时间和资源，因此在实际应用中需要权衡利弊并据此决策是否采用该流程。

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