在DC中使用tcl脚本综合和Formality一致性检查

最新推荐文章于 2024-06-12 13:03:13 发布
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分类专栏： EDA应用实践 文章标签： 工艺库
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本文介绍了在Design Compiler中更换工艺库以解决综合问题，并通过tcl脚本进行电路综合。更换为smic180库后，进行了时序和面积报告分析。接着，详细阐述了Formality一致性检查的步骤，包括设置DC地址、读取Verilog文件和网表文件，以及如何执行匹配和验证。提供了一种生成和运行一致性检查脚本的方法。
摘要由CSDN通过智能技术生成

Design Compiler工艺库的更换

通过上一节的基本操作，我们学会了如何使用design compiler综合一个电路，但是由于centos自带的库class中没有寄存器的相关映射，而导致综合失败，因此在eetop论坛上下载了新的库smic180，这个库需要的东西应有尽有完全可以满足此次实验内容要求：

 因为工艺角的不同，区分为FF SS TT，这次就使用tipical当做库文件，相应的，我们在索引地址设置为新的库：

这次直接采用tcl脚本的方式来进行dc综合，脚本基本上没有任何变化，只是将周期设置为了10ns，没有设置最大扇出约束ÿ

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verilog/dc/fm中的undriven问题
qq_34326957的博客
07-17 723
undriven input pins和undriven output ports会比较严重，因为这两种情况不定态X会传递最终导致后面的逻辑出错。
Formality基本流程和参考脚本
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qiantianyiqian的博客
06-13 1084
Schematics的方式，大部分都是通过Schematics去对比compare point不等的pin，然后往前trace，追到源头不等的点。原创链接：https://mp.weixin.qq.com/s/OG5R1QtIInxG1zXyQCGyxg。Gui方式：首先fm_shell , 然后start_gui，source script.tcl。2.Load guidence（导入svf文件）Debug可以通过一些命令，也可以通过GUI的。shell方式：见参考脚本。
Formality一致性检查图文教程
09-09
Formality一致性检查图文教程，适合于初学者快速入门，超详细
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NanDigits的博客
04-09 2292
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formality脚本
dinsh3100的专栏
06-12 346
matchverify运行指令：
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nuc606的博客
08-24 4823
Formality形式验证主要验证综合后，生成的网表文件功能和之前的verilog文件功能是否一致， 需要两个文件，一个verilog文件，一个是网表文件 1.新建一个文件夹，把verilog文件和网表文件放入文件夹下，在此路径，打开linux下输入命令窗口，输入fm,则打开Formality软件 2. 切换到Ref界面下，导入verilog文件 3，设置路径，点击Options   4.  点击Browse，添加DC综合软件安装的根路径，如我的是/opt/Synops...
formality的一点经验总结
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学而不思则罔，思而不学则殆
12-08 3万+
一 总结 二 netlist和svf的配套一致 三 formality遇到的坑 四 pattern match视角 五 IPIOstandcell的处理 一、 总结： 解决dc综合出现fail点的基本思路： 1. set synopsys_auto_setup true，记得undriven的选项单独再设置一下，undriven要识别成不定态x，对设计验证更充分。 2. set_s
在CentOS中使用Design Compiler (DC) 图形界面/tcl脚本进行电路综合
孜孜不倦
05-05 8484
综合是前端模块设计中的重要步骤之一，综合的过程是将行为描述的电路、RTL 级的电路转换到门级的过程；Design Compiler 是 Synopsys 公司用于做电路综合的核心工具，它可以方便地将 HDL 语言描述的电路转换到基于工艺库的门级网表。本章将初步介绍综合的原理以及使用 Design Compiler 做电路综合的全过程。 通过前面完成了对万年历的功能仿真和代码覆盖率仿真，现在开...
formality的使用流程及注意事项
05-20
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xiaohaolaoda的博客
05-26 1228
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formality形式验证的脚本记录
weixin_43742606的博客
04-19 600
记录整理出的脚本
Formality形式化验证脚本范本
A670449625的专栏
05-19 1万+
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Formality学习笔记一：基本概念
lzy_m的博客
09-11 2948
Design Refernce design : golden design, 一般作为验证的标准 Implementation design: 修改后的设计，想要验证和原始版本是否一致 Logic Cones Logic Cones: 由一组组合逻辑电路构成的电路模块 常见的比较点：primary outputs、internal registers、black box input pins、nets driven by multiple drivers where at least one driver
Formality流程
sz_woshishazi的博客
09-16 1万+
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richardhuang1123的专栏
05-26 4273
前提Formality装好。 脚本解析： 1. 设置搜索路径变量，比如某些RTL有需要include文件进来，设置好改变量便于编译时寻找。     laapend search_path  $PATH 2.设置一些工具使用的规则    规则较多，可以根据实际简化。 3.设置SVF/VSDC这些综合生成的文件，用于加速形式验证过程。 4.读入 RTL文件列表；设置reference的名
formality 命令/变量的使用及各种设置
A670449625的专栏
06-12 5363
注意记录变量/命令使用过程中产生过歧义或使用不当以及比较重要的
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