【Time11】quartus优化设计网表

优化设计网表：

RTL Viewer：在综合后，需要查看所写的电路是否符合预期。按住shift可移动元件。

物理综合（Physical Synthesis）优化

物理综合是在quartus软件里面的设置。合理的设置能帮助优化时序和资源。

1. 点击Assignments > Settings > Compiler Settings。
2. 要使能retiming，组合优化和寄存器复制，可点击Advanced Settings (Fitter)，使能Physical Synthesis。
3. 在Netlist Optimizations 报告中查看物理综合结果。
   

Physical Synthesis

注意事项：需要禁用物理综合的情况。

如果验证流程要求固定节点名称，如Signal Tap Logic Analyzer，正是验证或基于Logic Lock 的优化流程（对于legacy 器件），则 禁用 物理综合选项。针对设计中特定组件禁用全局物理综合优化，请将特定节点或实体的Netlist Optimizations 逻辑选项约束为Never Allow。

Never Allow约束

Allow Register Duplication允许寄存器复制合并

WYSIWYG Primitive Resynthesis（WYSIWYG 原语再综合）对于使用第三方工具进行综合的设计，Perform WYSIWYG primitive resynthesis 选项允许将优化应用于已综合的网表。将第三方的网表结合本项目中的外围电路重新综合能进一步优化。仅对逻辑单元（也称为LCELL 或LE 原语）和常规I/O 原语（可能包含寄存器）取消映射或重新映射。双数据率（DDR）I/O 原语，存储
器原语，数字信号处理（DSP）原语和进位链中的逻辑单元不被重新映射。该进程不处理加密.vqm文件或.edf 文件中的特定逻辑，如第三方知识产权（IP）。

WYSIWYG

I/O 管脚正确布局

与I/O 管脚使用率或布局有关的问题，包括专用I/O 块，例如PLL 或LVDS 收发器。解决I/O 资源问题。

重新综合设计以提高区域利用率

与逻辑使用率或布局有关的问题，包括具有寄存器的逻辑单元和LUT 以及专用逻辑，如存储器块和DSP 块。如果由于逻辑资源限制，导致Fitter 无法解析设计，则重新综合设计以提高区域利用率。

Auto Packed Registers 选项

通过将仅使用寄存器和仅使用LUT 的单元中的寄存器和LUT 合并，进而以一个逻辑单元实现两个单元的功能。原先1个LUT独占一个ALM，1个寄存器独占一个ALM，明明可以将LUT和寄存器放到1个ALM，从而节约1个ALM。LAB=10个ALM；

修改源代码，RAM/DPS是否放到专用位置。状态机是否正确被软件推断。

全局修改策略

将Optimization Technique 选择为Balanced 或Area。指定模块的策略：Assignment Editor。打开Speed Optimization Technique for Clock Domains 逻辑选项优化指定时钟域之内或之间的所有组合逻辑的速度。

优化多路复用逻辑。复用器占用资源较多。

全局资源的使用：如果时钟的扇出很小，可以约束为region clock，而不用占用global clock资源。

删除Fitter 约束:约束冲突或难以满足甚至不适合目标器件的约束。

综合期间展开层级结构

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advisors:依据项目的资源占用情况，给用户提供参考建议，需手动修改quartus软件设置。
Design Space Explorer II：用于设计最后，可筛选种子。

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综合指令
synopsys translate_off

// synopsys translate_off
 中间语句不综合
// synopsys translate_on