SystemVerilog Assertions应用指南 Chpater1.18使用选择运算符的SVA检验器

 1.18使用选择运算符的SVA检验器

        SVA允许在序列和属性中使用逻辑运算符。属性p17检查如果信号“c”为高,那么信号“d”的值与信号“a"”的相等。如果信号“c”不为高,那么信号“d”的值与信号“b”的相等。这是个组合的检验,在每个时钟上升沿被执行。

property p17;
	@(posedge clk) c ? d==a :d==b;
endproperty

a17 :assert property(p17);

        图1-20显示了属性p17在模拟中的响应。表1-11总结了断言的状态和涉及的信号的采样值。在时钟周期1,信号“c”被检测为高,因此检验期望信号“d”和信号“a”有相等的值。但是信号“d”被检测为高,而信号“a”为低,所以检验失败。