- 博客(335)
- 收藏
- 关注
RSS订阅原创 IEEE SystemVerilog Chapter21.6:Command line input
IEEE SystemVerilog Chapter21.6:Command line input
2024-04-10 18:58:06
272
原创 windows下使用modelsim搭建uvm验证环境时遇到问题:can‘t locate a C/C++ compiler for ‘DPI Export Compilation ‘。
windows下使用modelsim搭建uvm验证环境时遇到问题:can't locate a C/C++ compiler for 'DPI Export Compilation '。
2024-04-10 15:25:13
442
2
原创 IEEE SystemVerilog Chapter15:Interprocess synchronization and communication
IEEE SystemVerilog Chapter15:Interprocess synchronization and communication
2024-01-18 11:40:36
937
原创 Modelsim查看ATV Window（ModelSim® SE GUI Reference Manual, v10.6d Chapter4.2 ATV Window）
Modelsim查看ATV Window（ModelSim® SE GUI Reference Manual, v10.6d Chapter4.2 ATV Window）
2023-12-25 13:55:25
353
原创 XPM_CDC_SINGLE（UG974）
此宏将一个一位信号从源时钟域同步到目标时钟域。为了正确操作，输入数据必须由目标时钟采样两次或两次以上。您可以定义同步器中使用的寄存器级数。可选的输入寄存器可以用于在源时钟域中的输入被同步之前将其寄存。还可以启用仿真特性来生成消息，以报告宏的任何潜在滥用。
2023-12-23 10:46:30
1259
原创 Vivado[VRFC 10-3032] ‘xbip_pipe_v3_0_5.xbip_pipe_v3_0_5_viv_comp‘ failed to restore
Vivado[VRFC 10-3032] 'xbip_pipe_v3_0_5.xbip_pipe_v3_0_5_viv_comp' failed to restore
2023-12-14 14:25:41
661
原创 在systemverilog的函数中读写文件：IEEE SystemVerilog Chapter8.9 Static class properties
在systemverilog的函数中读写文件：IEEE SystemVerilog Chapter8.9 Static class properties
2023-12-13 16:58:04
452
原创 在Vivado 仿真器中搭建UVM验证环境（不需要联合modelsim）
在Vivado 仿真器中搭建UVM验证环境（不需要联合modelsim）
2023-12-06 21:00:59
1149
原创 IEEE Standard for SystemVerilog Chapter 22. Compiler directives
定义文本宏后，可以在源描述中使用（`）字符，后跟宏名称。如果一个形式参数有一个非空的默认值，并且希望用一个空的实际参数替换该形式参数，则不能简单地省略实际参数，因为这样就会使用默认值。默认文本可以显式指定为空，方法是在正式参数名称后添加=标记，后跟逗号（如果它是参数列表中的最后一个参数，则可以使用右括号）。要使用用参数定义的宏，文本宏的名称后面应加上一个用逗号分隔的括号中的实际参数列表。例如，在整个描述中重复使用常量的情况下，如果需要更改常量的值，则只需要更改源描述中的一个位置，因此文本宏将非常有用。
2023-11-18 15:05:41
177
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人