emacs verilog-mode RTL集成

最近用了一下emacs，用于集成一下自己的子系统。只能说真香。记录一下使用规则和收藏几个比较好的网站。

主要参考这个网站即可。

emacs-verilog mode中文网站：

https://www.wenhui.space/docs/02-emacs/verilog_mode_useguide/

技巧

1.常用模板

下面模板基本上Verilog  集成都都能实现。

module top(
/AUTOINPUT*/
/AUTOOUTPUT*/
/AUTOINOUT*/
);
/*AUTOWIRE*/
/*AUTOREG*/

/*a AUTO_TEMPLATE(
  .ao_\(.*\)(bi_\1),
  .NUM(5),
)*/
a #(/*AUTOINSTPARAM*/) 
u_a(/*AUTOINST*/);

/*b AUTO_TEMPLATE(
)*/
b u_b(/*AUTOINST*/);
endmodule

2.例化不同目录下的.v文件

在集成 top文件最后加上，要例化的文件的目录路径和文件。

// Local Variables:
// verilog-library-directories:("." "subdir" "subdir2")
// verilog-library-files:("/some/path/technology.v" "/some/path/tech2.v")
// verilog-library-extensions:(".v" ".h")
// End:

3.大小写转为小写

因为每个ip owner的命名规则不统一。有时候会有信号名字中存在大写和小写的情况。可以先包一层wrap，把信号中大写字母变为小写。

/*a AUTO_TEMPLATE(
 .\(.*\)(@"(downcase vl-name)"[]),
)*/
a u_a(/*AUTOINST*/);

4.关键词匹配

常用于AMBA协议，比如说，ar_ready (arready)。把下划线去掉。

/*a AUTO_TEMPLATE(
  .mst_\(ar\|aw\|b\|w\|r\|)_(.*\)(ddr_mst\1\2[])
)*/