Memory SystemsCache, DRAM, Disk翻译学习DRAM部分(七)

8.5 Decoders and Redundancy

理解：工艺上，可能会导致一些行出现缺陷无法使用，为了掩盖这样的缺陷，DRAM中做了冗余行和备用译码器；当一行出现问题时，就会利用可编程连接器，将启用备用行和备用译码器。个人理解对应颗粒手册中的Post-Package Repair功能。

       现代DRAM器件依赖于复杂的半导体制造工艺。硅晶圆上的缺陷或微妙的工艺变化直接导致了有缺陷的单元、有缺陷的字线或有缺陷的位线。DRAM设计师采用的一种容忍一定数量缺陷并提高产量的技术是使用冗余行和冗余列。图8.14显示了带有冗余字线和冗余位线的阵列。该图显示了一个具有2^n行和m个冗余行的DRAM阵列。行译码器必须从2^n * m行中选择一个，使用n位宽的行地址。对译码器的约束是备用替代机制不应引入不可接受的面积开销或附加的地址解码路径延迟。

      在现代DRAM器件中，DRAM阵列的每一行都连接到一个可通过激光（或保险丝）可编程连接器进行选择性断开的译码器。在发现单元或整个字线有缺陷的情况下，与该行的标准译码器连接的激光或电可编程连接器将断开该标准译码器连接的字线，并通过连接地址线以匹配断开的行的地址来启用备用行。通过这种方式，当断开行的地址被断言时，备用译码器可以无缝地启用备用行。译码器中的可编程连接可以是激光可编程保险丝或电可编程保险丝，这取决于工艺技术和DRAM设计工程师根据具体制造工艺技术选择的最佳机制。

      图8.15显示了一些DRAM器件中用于驱动DRAM单元行的标准和备用译码器设计。在这种DRAM器件中，每个2^n行单元都连接到一个标准译码器，而每个备用行都连接到一个备用译码器。图中显示，所示的标准译码器在功能上等效于n输入的NOR门。在标准译码器中，等效的n输入NOR门的每个输入都连接到n位地址中的一位，可以是反转或非反转的信号线。图8.15还显示，所示的备用译码器在功能上等效于一个2n输入的NOR门，n位地址中的每一位以及n位地址的每一位的补码都连接到这个2n输入。在使用备用译码器的情况下，NOR门的输入会被选择性地禁用，以使其余的地址信号匹配禁用的标准译码器的地址。

FIGURE 8.14: Redundant rows and columns in a DRAM array.

FIGURE 8.15: Standard and spare decoder design.

8.5.1 Row Decoder Replacement Example

       图8.16说明了将DRAM阵列中的标准译码器电路替换为备用译码器的过程，该DRAM阵列具有16个标准行和2个备用行。在图8.16中，最顶部的译码器在地址为0b1111时变为活动状态，其中的每一个标准译码器都连接到16个标准行中的一个。在图8.16中所示的示例中，发现第0b1010行存在缺陷，然后断开了第0b1010行的标准译码器。然后，选择性地断开备用译码器的输入，使其余的输入与地址0b1010匹配。通过这种方式，备用译码器和与之关联的行接管了0b1010行的存储责任。 图8.15中所示的译码器具有的第二个功能，但在图8.16中没有明确说明，就是替换一个备用译码器以使用另一个备用译码器。在备用译码器所连接的备用行自身存在缺陷的情况下，仍然可以通过断开备用译码器的输出并为0b1010行编程另一个备用译码器来拯救DRAM设备。

FIGURE 8.16: Standard and spare decoder design.

8.6 DRAM Device Control Logic 颗粒中的控制逻辑

       所有的DRAM设备都包含一些基本的逻辑控制电路，用于指导数据在DRAM设备内部的传输和离开。基本上，DRAM设备上都必须存在一些控制逻辑，它接受外部发出的信号和控制，并安排适时的内部控制信号序列，以引导数据的传输。以前关于感应放大器操作的讨论已经暗示了复杂的时序，例如字线电压的声明，接着是SAN和SAP感应放大器控制信号的声明，然后是列选择信号。定时控制信号的序列是由DRAM设备上的控制逻辑生成的。

      FPM DRAM设备上的控制逻辑的外部接口非常简单，由三个信号组成：行地址脉冲(RAS)、列地址脉冲(CAS)和写使能(WE)。图8.1中描述的FPM DRAM设备具有一个16位宽的数据总线，使用单独的CASL和CASH信号允许DRAM设备分别控制16位宽数据总线的每半部分。

       在FPM DRAM设备中，控制逻辑和外部内存控制器直接控制数据的传输。此外，控制器与FPM DRAM设备的接口是异步接口。在早期的DRAM设备中，如本文所述的FPM DRAM，外部内存控制器对DRAM设备的内部电路的直接控制意味着DRAM设备无法很好地进行流水线处理，并且无法在前一个命令完成数据传输之前启动新的命令。数据的传输速度以纳秒为单位进行测量和报告，由DRAM制造商提供。接口的异步性质意味着系统设计工程师可以实现不同频率的内存控制器，而内存控制器的设计者负责确保控制器能够正确地控制来自不同DRAM制造商的具有微妙时序变化的不同DRAM设备。

FIGURE 8.17: Control logic for a 32-Mbit, x16-wide FPM DRAM device.

8.6.1 Synchronous vs. Non-Synchronous

     现代DRAM设备，如同步DRAM（SDRAM）、直接Rambus DRAM（D-RDRAM）和双倍数据速率同步DRAM（DDR SDRAM），包含的控制逻辑比FPM DRAM设备中的控制逻辑更复杂。将时钟信号纳入设备接口中使得在现代DRAM设备中可以设计可编程同步状态机作为控制逻辑。图8.18显示了SDRAM设备的控制逻辑。

      DRAM电路基本上是一种异步时序的模拟电路。DRAM电路用来通过感应放大器存储和检索数据的步骤具有相对较长的延迟，这些延迟通常以纳秒为单位而不是时钟周期数来表示。此外，不同的DRAM设计和来自不同DRAM制造商的工艺变化会导致不同类型和设计的DRAM设备的不同时序参数集。DRAM设备的异步性质和变化引入了对使用DRAM设备作为临时内存存储的计算平台的设计复杂性。DRAM行业整体采用的解决方案是将DRAM设备迁移到同步接口。

      同步DRAM设备（如SDRAM和D-RDRAM）的控制逻辑与非同步接口DRAM设备（如FPM和EDO）有一些显著的不同之处。除了明显包括时钟信号之外，同步DRAM设备的控制逻辑与以前的非同步DRAM设备之间的一个区别是，同步DRAM设备在对同一命令的响应中可以表现出轻微的差异。同步DRAM设备的可编程变化性可以通过嵌入到控制逻辑中的模式寄存器来控制。例如，可以对SDRAM设备进行编程，以返回不同长度的数据突发和不同的数据排序以响应列读取命令。

     控制逻辑与非同步DRAM设备之间的第二个差异是，同步DRAM设备的控制逻辑电路已经被设计为自然支持流水线处理，而支持流水线处理的能力极大地增加了DRAM内存系统的可持续带宽。非同步DRAM设备（如EDO和BEDO DRAM）也可以在某种程度上支持流水线处理，但为非同步DRAM设备中有限程度的流水线处理提供支持的内置假设反过来限制了这些设备的频率可扩展性。

理解：同步DRAM相对于异步的好处：（1）可以对于颗粒进行编程，灵活度更高；（2）支持流水线处理

FIGURE 8.18: Control logic for a synchronous DRAM device.

8.6.2 Mode Register-Based Programmability

      现代DRAM设备由状态机控制，其行为取决于命令信号的输入值以及控制逻辑中的可编程模式寄存器中包含的值。图8.19显示，在SDRAM设备中，模式寄存器包含三个字段：CAS延迟、突发类型和突发长度。根据模式寄存器中CAS延迟字段的值，DRAM设备在列读取命令发出后2或3个周期返回数据。突发类型的值确定了SDRAM设备返回数据的顺序，而突发长度字段确定了SDRAM设备在单个列读取命令中将返回给内存控制器的列数。SDRAM设备可以编程以返回1、2、4或8列或整个行。D-RDRAM设备和DDRx SDRAM设备包含更多的模式寄存器，用于控制更多可编程操作，包括但不限于用于节能的不同操作模式、电气终端校准模式、自测模式和写入恢复时长等。

      现代DRAM设备由状态机控制，其行为取决于命令信号的输入值以及控制逻辑中的可编程模式寄存器中包含的值。图8.19显示，在SDRAM设备中，模式寄存器包含三个字段：CAS延迟、突发类型和突发长度。根据模式寄存器中CAS延迟字段的值，DRAM设备在列读取命令发出后2或3个周期返回数据。突发类型的值确定了SDRAM设备返回数据的顺序，而突发长度字段确定了SDRAM设备将使用单个列读取命令返回给内存控制器的列数。SDRAM设备可以编程以返回1、2、4或8列或整个行。D-RDRAM设备和DDRx SDRAM设备包含更多的模式寄存器，用于控制越来越多的可编程操作，包括但不限于用于节能的不同操作模式、电气终端校准模式、自测模式和写入恢复时长等。

FIGURE 8.19: Programmable mode register in an SDRAM device.

8.7 DRAM Device Confi guration

      DRAM设备按每个设备中的数据位数进行分类，这个数字通常会随着世代的增加而增加四倍。例如，64-Kbit DRAM设备后来被256-Kbit DRAM设备取代，而256-Kbit设备又被1-Mbit DRAM设备取代。最近，半代设备简单地将前一代设备的数据位数翻倍，以便更顺畅地过渡到不同的世代。因此，现在512-Mbit设备与256-Mbit和1 Gbit设备并存。

      

        在同一代产品中，DRAM设备可以配置不同的数据总线宽度以用于不同的应用。表8.1显示了一个256-Mbit设备的三种不同配置。表格显示，一个256-Mbit的SDRAM设备可以配置为4位宽的数据总线、8位宽的数据总线或16位宽的数据总线。在配置为4位宽数据总线的情况下，提供给SDRAM设备的地址用于获取单个数据列，将接收到4位数据，设备中有6400万个可单独寻址的位置，其中4位数据总线的256-Mbit SDRAM设备因此被称为64 Meg x4设备。在内部，64 Meg x4设备每列有4位数据，每行有2048列数据，每个bank有8192行，设备中有4个bank。或者，具有16位宽数据总线的256-Mbit SDRAM设备将每列有16位数据，每行有512列，每个bank有8192行，16 Mbit x16设备中有4个bank。

      在典型应用中，可以并行连接4个16 Mbit x16设备，形成一个具有64位宽数据总线和128MB存储的单个存储器rank。或者，可以并行连接16个64 Mbit x4设备，形成一个具有64位宽数据总线和512MB存储的单个存储器rank。

8.7.1 Device Configuration Trade-offs 配置的权衡

       在256-Mbit SDRAM设备中，不同配置中行的大小保持不变，每行的列数随着更宽的数据总线而减少，从而规定了每列更多的位数。然而，在同一DRAM设备代中，不同配置之间的恒定行大小并不是一个可以推广到不同设备代的普遍趋势。例如，表8.2显示了1-Gbit DDR2 SDRAM设备的不同配置，其中x8配置和x16配置之间每行的位数不同。

      在1-Gbit DDR2 SDRAM设备中，每个设备有八个DRAM阵列bank。在1-Gbit DDR2 SDRAM设备的x4和x8配置中，每个bank有16,384行，每行包含8192位。在x16配置中，有8192行，每行包含16,384位。这些不同的配置导致了每个位线上的位数不同，每次行激活时的位数不同，以及每列访问时的位数不同。反过来，每个命令移动的位数的差异会导致同一设备代不同配置的功耗和性能特性不同。例如，1-Gbit、x16 DDR2 SDRAM设备配置了每行16,384位，每次激活一行时，同时将16,384个DRAM单元释放到各自的位线上，进行感应、放大，然后进行恢复。更大的行大小意味着1-Gbit、x16 DDR2 SDRAM设备每次行激活时消耗的电流要比每行8192位的x4和x8配置多得多。电流消耗特性的差异反过来导致了tRRD和tFAW等不同的定时参数值，这些参数旨在限制DRAM设备的峰值功耗特性。

理解：相同内存大小的颗粒，x16的功耗是比x8,x4的要大。因为打开一行激活的单元更多

8.8 Data I/O

8.8.1 Burst Lengths and Burst Ordering

       在SDRAM和DDRx SDRAM设备中，列读取命令会移动可变数量的列。如第8.6.2节关于可编程模式寄存器所示， SDRAM设备可以编程为将1、2、4或8列数据作为单个突发传输返回，需要1、2、4或8个时钟周期完成。相比之下，D-RDRAM设备以8个节拍的突发返回单列数据。

     图8.20显示了来自SDRAM设备的8节拍、8列读取数据突发和来自D-RDRAM设备的8节拍、单列读取数据突发。SDRAM设备的8列突发和D-RDRAM设备的单列数据突发之间的区别在于， SDRAM设备的每一列都可以单独寻址，给定一个位于8列突发中间的列地址，SDRAM设备将重新排列突发以首先提供所请求地址的数据。这种能力被称为关键字前转。例如，在编程为提供8列突发的SDRAM设备中，具有列地址17的列读取命令将导致数据突发的列地址序列为17-18-19-20-21-22-23-16或17-16-19-18-21-20-23-22，具体取决于在可编程寄存器中定义的突发类型。相比之下，D-RDRAM设备的每一列都由128位数据组成，每个列访问命令以严格的突发顺序移动128位数据，以8个连续的节拍为一组。D-RDRAM设备既不支持可编程的突发长度，也不支持不同的突发顺序。

FIGURE 8.20: Burst lengths in DRAM devices.

8.8.2 N-Bit Prefetch

      在SDRAM设备中，每次发出列读取命令时，控制逻辑确定数据突发的持续时间和顺序，每一列都从感应放大器分别通过I/O锁存器移动到外部数据总线上。然而，每列的分开控制限制了DRAM设备的操作数据速率。因此，在DDRx SDRAM设备中，越来越多的比特并行从感应放大器移动到读取锁存器，然后通过多路复用器流水线传输到外部数据总线上。

       图8.21说明了DDR SDRAM设备的数据I/O结构。图中显示，鉴于外部数据总线的宽度为N，从感应放大器移动到读锁存器的有2N位数据，然后这2N位数据通过多路复用器流水线传输到外部数据总线上。在DDR2 SDRAM设备中，内部数据总线预取的位数为4N。DDRx SDRAM设备中的N位预取策略意味着在从SDRAM过渡到DDRx SDRAM时，内部DRAM电路可以基本保持不变，但DDRx SDRAM设备的操作数据速率可以增加到SDRAM设备无法达到的水平。 然而，N位预取架构的缺点是不再支持短列突发。在DDR2 SDRAM设备中，每个列读取命令访问的最小突发长度为4列数据。这一趋势可能会在DDR3和DDR4 SDRAM设备中继续，导致每个后续更高数据速率DRAM设备的世代都需要更长的数据突发。

FIGURE 8.21: Data I/O in a DDR SDRAM device illustrating 2-bit prefetch.

8.9 DRAM Device Packaging