![](https://img-blog.csdnimg.cn/20201014180756913.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
DDR的理解笔记
文章平均质量分 76
二哈哈黄
数字IC学习整理
展开
-
RAS lockout
但是为了简化控制器的设计,所以颗粒这边设计ACT到读写带auto-precharge的时间满足tRCD即可。主要是为了解决ACT到读写带auto-precharge两者之间的时序参数与ACT到读写不带percharge的时序参数不一致的问题。所以正常情况下ACT到读写带auto-precharge的时序参数应该为tRAS。这样的话,控制器这边ACT到读写的时序参数只需要一个时序参数tRCD即可。正常情况下,相同bank下,ACT到读写的时序参数是tRCD。ACT到PRECHARGE的时序参数是tRAS。原创 2024-04-07 10:14:27 · 172 阅读 · 0 评论 -
DDR ECC分类
为了在运行时处理这些内存错误,内存子系统必须具有先进的 RAS(可靠性、可用性和可维护性)功能,以在发生内存错误时进行修正,延长整个系统的正常运行时间。如果没有 RAS 功能,系统很可能会因为内存错误而崩溃。但是,RAS 功能允许系统在出现可纠正的错误时继续运行,同时记录不可纠正错误的详细信息,以便将来进行调试。作为内存 RAS 功能的 ECC内存子系统中较常用的一种 RAS 方案是纠错码 (ECC) 内存。原创 2023-11-08 16:14:18 · 641 阅读 · 0 评论 -
DDR ECC
ECC是用于校验数据传输是否正确的一种算法,ECC一般采用汉明码的基础上,调价一位校验位,采用(8,4)汉明码的形式,可以实现对单bit错误进行检测并矫正,对2bit错误进行检测。原创 2023-11-08 16:00:07 · 416 阅读 · 0 评论 -
DDR3 DDR4的DLL 与LPDDR4中的OSC 对读写DQS与DQ之间的延迟的影响
(1)DDR中对于读操作,利用DLL实现读DQS与外部时钟的对齐。这样读的DQS与PHY上的时钟相位是对齐的,这样可以降低PHY的设计复杂度。(2)对于LPDDR4,为了节省功耗,所以不采用DLL。但这样读DQS是与PHY上的时钟是异步的,所以需要PHY这边用异步FIFO完成传输。(3)对于写操作,DDR内部DQS与DQ的传输延迟是比较小的,所以对于写DQS2DQ的延迟无需太多关注。但对于LPDDR4,为了减少功耗,所以对于写,DQ先采到,DQS后面采到;所以中间的延迟会比较大。原创 2023-11-08 15:45:00 · 754 阅读 · 0 评论