Memory SystemsCache, DRAM, Disk翻译学习DRAM部分(六)

8.4 Differential Sense Amplifier

    DRAM设备中，将存储电容中存储的小电荷解析为数字值的功能由差分放大器执行。从本质上讲，差分放大器以一对位线的电压作为输入，感知位线对之间电压水平的差异，然后将差异放大到其中一个极端。

8.4.1 Functionality of Sense Amplifiers in DRAM Devices

    现代DRAM设备中的Sense放大器执行三个一般化的功能。第一个功能是当访问晶体管打开时感知存储电容器将其电荷放在位线上时发生的微小电压变化。Sense放大器将该位线上的电压与在单独的位线上提供的参考电压进行比较，并将电压差放大到极端，以便可以将存储值解析为数字1或0。这是DRAM设备中Sense放大器的主要作用，因为它感知微小的电压差异并将它们放大以表示数字值。

       第二个功能是，在位线上的电压被感知和放大后，Sense放大器还会恢复存储单元的值。打开访问晶体管允许存储电容器与位线共享其存储的电荷。然而，从存储单元共享电荷的过程会导致存储单元放电。在电荷共享过程发生后，存储单元内的电压大致等于位线上的电压，这个电压水平不能用于另一个读操作。因此，在感知和放大操作之后，Sense放大器必须还原放大的电压值到存储单元。

       第三个功能是，Sense放大器还充当临时数据存储元件。也就是说，在感知和放大存储单元中包含的数据值后，Sense放大器将继续驱动感知的数据值，直到DRAM数组被预充电并准备好进行另一个访问。通过这种方式，可以从Sense放大器中访问同一行的单元中的数据，而无需重复访问单元本身。在这个角色中，Sense放大器的数组实际上充当了一个行缓冲区，用于缓存整行数据。因此，Sense放大器的数组也被称为行缓冲区，并制定了管理策略来控制Sense放大器的操作。不同的行缓冲区管理策略规定了Sense放大器的数组是否会保留数据一段不确定的时间（直到下一次刷新），或者在数据恢复到存储单元后立即释放它。主动的Sense放大器会在静态功率水平之上消耗额外的电流，因此有效管理Sense放大器的操作对于寻求性能和功耗之间的最佳权衡点的系统来说是一项重要任务。

8.4.2 Circuit Diagram of a Basic Sense Amplifier

       图8.10显示了一个基本Sense放大器的电路图。在现代DRAM设备中，更复杂的Sense放大器包含了图8.10所示的基本元件，以及用于数组隔离、精心平衡Sense放大器结构和更快感知能力的附加电路元件。在图8.10中显示的基本Sense放大器电路图中，

（1）均衡（EQ）信号线控制电压均衡电路。该电路的功能是确保位线对上的电压尽可能接近匹配。由于差分Sense放大器被设计为放大位线对之间的电压差异，因此在激活访问晶体管之前位线对上存在的任何电压不平衡都会降低Sense放大器的有效性。

理解：EQ的主要目的是将bitline的电压变成Vcc/2,实现precharge。vcc是高电平的电压值。同时也要保持差分的两根bitline电压相同，这样有利于差分放大器能够敏锐差距bitline上的电压变化

     （2）Sense amplifier的核心是一组四个交叉连接的晶体管，如图8.10中标有Sensing Circuit。Sensing Circuit本质上是一个双稳态电路，旨在根据SAN（Sense-Amplifier N-Fet Control）和SAP（Sense-Amplifier P-Fet Control）感测信号激活时位线上的电压来驱动位线对达到互补的电压极端。SAN信号控制感测电路中的NFets的激活，而SAP信号控制感测电路中PFets的激活。在SAN和SAP信号被激活后，位线被驱动到全电压水平。

  理解：sensing circuit作用是感知bitline上的电压变化；然后将bitline的电压值变化放大到可以方便检测的地步。SAN表示电路可以检测出逻辑0的电压值；SAP表示电路可以检测出逻辑1的电压值。T0,T1一组用于感应bitline 电压变低的变化，从而让bitline电压变为logic 0；T2 T3一组用于感应bitline电压变高的变化，从而让bitline 电压变为logic 1（Vcc）。

（3）然后，列选择线（CSL）打开输出晶体管，允许完全驱动的电压达到输出并从DRAM设备中读出。

（4）同时，已访问的单元的访问晶体管保持打开状态，位线上的完全驱动电压现在重新充电存储电容器。

理解：此时bitline的电压足够高或者足够低，所以足够给基本单元的储存电容进行电荷充电。

（5）最后，在写操作的情况下，列选择线和写使能（WE）信号共同允许输入写驱动器提供大电流以过驱动Sense放大器和位线电压。一旦Sense放大器被过驱动到新的数据值，它将保持该值并通过仍然打开的访问晶体管将其驱动到DRAM单元中。

理解：写操作通过WE将写驱动器提供大电流，将sense 放大器和bitline的电压覆盖，从而也会改变储存电容的值，从而实现将数据写入。

                        FIGURE 8.10: Basic sense amplifi er circuit diagram.

8.4.3 基本感应放大器的操作

      可以施加在访问晶体管上的最大电压是Vgs - Vt（其中Vt是访问晶体管的阈值电压，Vgs是访问晶体管的栅源电压）。通过过驱动字线电压到Vcc - Vt，存储电容器可以在感测操作的恢复阶段由Sense放大器充电到最大电压（最大为Vcc）。在现代DRAM设备中，高于Vcc的字线电压是通过额外的电平移位电压泵电路生成的，这些电路在本文中没有详细讨论。

       图8.11显示了差分感测放大器感测操作的四个不同阶段。感测放大器的预充电、访问、感测和恢复操作分别标记为零、一、二和三阶段。将预充电阶段标记为零阶段的原因是，预充电阶段通常被视为与行访问操作的阶段不同的操作。也就是说，虽然预充电阶段是行访问操作的先决条件，但通常会与行访问操作本身分开执行。相比之下，访问、感测和恢复是顺序执行的三个不同阶段，用于行访问操作。

理解：precharge 是行访问的先决条件，不属于行访问操作。因为precharge是单独命令执行，或者是在读写操作完毕后自动进行precharge。

      图8.11中的零阶段被标记为预充电，它说明在可以开始从DRAM数组读取数据的过程之前，DRAM数组中的位线被预充电到参考电压Vref。在许多现代DRAM设备中，Vcc/2，即电源电压和地之间的中点电压，被用作参考电压。在图8.11中，等电化电路被激活以设置位线的参考电压，并将位线预充电到Vref。

理解：通过voltage eq circuit 实现precharge，将bitline的电压回复到Vref

      图8.11中的第一阶段标记为（单元）访问，它说明当一个电压被应用到字线上时，该字线被超驱动到至少比Vcc高Vt的电压。字线上的电压激活了访问晶体管，并且所选的存储单元将其内容排放到相应的位线上。在这种情况下，由于存储单元中的电压代表“1”的数字值，因此电荷共享过程会将位线上的电压从Vref微微增加到Vref+。然后，随着位线上的电压变化，位线上的电压开始影响交叉连接的sensing circuit电路的操作。在图8.11中所示的情况下，位线上略高的电压开始使较低的NFET导通程度高于较高的NFET。相反，微小的电压差也使较低的PFET导通程度低于较高的PFET。位线电压因此会为感测阶段的感测电路提供偏置。

理解：参考本文中第一张图中设置的T0,T1,T2,T3。当wordline 打开后，基本单元上的晶体管会导通；如果存储电容中存的逻辑1，即电压高一些，那么电容中的正电荷会有一部分流向bitline，导致bitline的电压升高，升高到Verf+。此时bitline反相线还是Verf。

      图8.11中的第二阶段标记为感测，它说明随着微小的电压差在交叉连接的感测电路中产生偏置，NFet感测放大器控制信号SAN开始工作，并将较低位线的电压降低。图中显示，当SAN打开时，导电性更好的低位NFET允许SAN将较低位线的电压从Vref降低到地。类似地，PFET感测放大器控制信号SAP将位线驱动到代表“1”的完全恢复的电压值。因此，SAN和SAP控制信号共同将双稳态感测放大器电路驱动到相应的最大或最小电压轨。

理解：bitline两个差分线，两边的电压差会使得sensing circuit发生变化。T0,T1中，T1的栅极电压为Verf+，比T0高，从而SAN会流T1，从而使得bitline的反相线电压变为0。对于T2,T3，因为栅极上有反相，所以SAP会流向T2，从而使得bitline的电压升高，变成Vcc，成为逻辑1。

     最后，图8.11的第三阶段标记为恢复，它说明在位线被驱动到相应的最大或最小电压值之后，超驱动的字线保持活动状态，完全驱动的位线电压现在通过访问晶体管恢复存储电容器中的电荷。同时，位线上的电压值可以被驱动出感测放大器电路以提供请求的数据。通过这种方式，DRAM行的内容可以与行恢复过程同时访问。

理解：因为前面access阶段，存储电容中的正/负电荷会流向bitline，从而导致存储电容中的电压发生变化。如果不补充电荷的话，后续accsess操作，储存电容中的电荷不会流向bitline，bitline不会发生电压变化，从而导致不会将电容中存储的信息放到bitline上。所以给电容补充电荷至关重要。

当bitline上的电压变化放大时，此时SAN或者SAP将电荷传输到bitline上，导致bitline电压放大到1或者减少到0。如果此时bitline会放大到Vcc 即逻辑1，那么就会向存储电容输入正电荷，使得电容的电压储存逻辑1。如果此时bitline此时电压是0，那么就会向储存点输入负电荷，从而使得电容的电压储存逻辑0。

FIGURE 8.11: Illustrated diagrams of the sense amplifi er operation. Read(1) example.

8.4.4 sense 放大器操作的电压波形

      图8.12显示了图8.11中所示的位线和选择的控制信号的电压波形。图8.12中标记的四个阶段对应于图8.11中所示的四个阶段。图8.12显示，

（0）在进行行访问操作之前，位线被预充电，并且位线上的电压被设置为参考电压Vref。

（1）在第一阶段中，字线电压被超驱动至至少高于Vcc的Vt，并且DRAM单元将单元的内容排放到位线上，将电压从Vref提高到Vref。

（2）在第二阶段中，感测控制信号SAN和SAP依次快速激活，并将位线上的电压驱动到最大电压。

（3）然后在第三阶段中，位线上的电压恢复了DRAM单元中的电荷。

      图8.12说明了两个重要的时序参数之间的关系：tRCD和tRAS。虽然tRCD和tRAS的相对持续时间没有按比例绘制，但图8.12显示，在tRCD之后，感测操作完成，数据可以通过DRAM设备的数据I/O读取。然而，在从激活过程开始的tRCD时间段之后，数据尚未恢复到DRAM单元中。图8.12显示，在从激活过程开始的tRAS时间段之后，数据恢复操作完成，DRAM设备随后准备接受一个预充电命令，该命令将在tRP时间段之后完成整个行周期过程。

理解：这个很好理解DDR中的几个时序参数

tRCD：表示ACT命令发出到读命令的时间。这里很好理解：这段时间用于将wordline打开，然后电容中的正负电荷，让bitline电压微弱变换；通过Sensing Circuit将bitline的电压变化放大到电平逻辑1或者电平逻辑0。此时bitline上的电压才能真正表示电容中的值。此时再选择列操作进行读就可以了。所以中间需要这段时间。

tRAS：表示ACT命令发出到precharge命令的时间。这里也很方便理解；当bitline变化为可以表示电容中的值的电压后。还需要一段时间去将电容中的正或者负电荷补充。所以RAS=tRCD+给电容补充电荷的时间。

tRP：表示precharge的时间。当电容的电荷补充完毕后；此时不再对该row进行读写操作，需要将该行关闭。通过Voltage Equalization Circuit将bitline的电压重回Vref参考电压值。tRP就是给这段时间准备的。

FIGURE 8.12: Simplifi ed sense amplifi er voltage waveform. Read(1) example.

8.4.5 Writing into DRAM Array

      图8.12说明了两个重要的时序参数之间的关系：tRCD和tRAS。虽然tRCD和tRAS的相对持续时间没有按比例绘制，但图8.12显示，在tRCD之后，感测操作完成，数据可以通过DRAM设备的数据I/O读取。然而，在从激活过程开始的tRCD时间段之后，数据尚未恢复到DRAM单元中。图8.12显示，在从激活过程开始的tRAS时间段之后，数据恢复操作完成，DRAM设备随后准备接受一个预充电命令，该命令将在tRP时间段之后完成整个行周期过程。

       图8.13显示了列写入命令的时序，这意味着在正确的数据值已经恢复到DRAM单元之后才能发出预充电命令。将写入数据过度驱动感应放大器并写入DRAM单元所需的时间段称为写入恢复时间，图8.13中表示为tWR。

理解：这里可以理解nWR参数；nWR参数表示写操作到可以precharge的时间：这段时间是将写数据写入电容中的时间。

FIGURE 8.13: Row activation followed by column write into a DRAM array.