verilog
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记录verilog易记错的知识点
二哈哈黄
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verilog -- generate 后面不能加begin end
一个generate RTL代码里面if判断是参数判断。正常仿真能过,但DC编译报错。DC 报错 syntax error on a obsolute verilog 2001 construct standalone generate block (VER-946)网上论坛有人同样遇到了,但没有啥确切结论。代码类似写法如下:generatebegina = ……;b = ……;b = ……;endend。原创 2023-10-12 14:04:45 · 567 阅读 · 0 评论 -
GVIM verilog例化模块
GVIM verilog例化模块@TOCgvim中有一个插件vlog_inst_gen.vim;在git上有下载地址https://download.csdn.net/download/qq_33473931/24417589配置说明1.需要修改vlog_inst_gen.vim(1)打开文件,然后在命令行模式下,先输入 :%s/然后按ctrl+v ,在底层命令行出现^然后按ctrl+M, 在底层命令行出现M最后命令行显示为:%s/^M//g然后运行指令,把^M都删除掉。(2)原创 2021-09-24 17:15:31 · 2441 阅读 · 0 评论