PLL学习

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锁相环（PLL: Phase-locked loops）是利用反馈（Feedback）控制原理实现的频率及相位的控制系统。
其作用是将电路输出的信号与其外部的参考信号保持同步，当参考信号的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈系统来调节输出频率，直到两者重新同步，这种同步又称为“锁相”（Phase-locked）。

一个锁相环电路通常由以下模块构成：

1. 鉴频鉴相器（PFD）
   对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。
2. 低通滤波器（LPF）
   将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。
3. 压控振荡器（VCO）
   输出一个周期信号,其频率由输入电压所控制。
4. 反馈回路（通常由一个分频器来实现）
   将压控振荡器输出的信号送回至鉴频鉴相器。通常压控振荡器的输出信号的频率大于参考信号的频率，因此需在此加入分频器以降低频率。

分类

1. 按照实现技术，可以分为模拟锁相环（APLL，Analog PLL）和数字锁相环（DPLL，Digital PLL）。
   模拟锁相环（Analog PLL）是指模拟的鉴相器，滤波器可能是主动的，也可能是被动的。使用压控振荡器，若其回路在原点恰有一个极点，则此APLL称为type II锁相环。数字锁相环（Digital PLL）是指数字的鉴相器，若滤波器、振荡器也都是数字的（如数控振荡器），则称为全数字锁相环（ADPLL，All digital PLL）
2. 按照反馈回路，可以分为整数倍分频锁相环（Integer-N PLL）和分数倍分频锁相环（Fractional-N PLL）。
3. 按照鉴频鉴相器的实现方式，可以分为电荷泵锁相环（Charge-Pump PLL）和非电荷泵锁相环。
4. 按照环路的带宽，它可以分为宽带锁相环（Wide band loop PLL）和窄带锁相环（Narrow band loop PLL）。

性能指标

1. 种类和阶数
2. 锁相环频率范围：hold-in范围（追踪范围）、捕获范围、锁定范围[10]
3. 稳定性指标：回路带宽，相位裕度（Phase margin）
4. 暂态响应：例如过冲、到特定精度（例如50 ppm）的安定时间
5. 稳态误差：相位误差或是时序误差。
6. 输出频谱纯净度：例如特定VCO调谐电压涟波的边带。
7. 相位噪声：定义为特定频带的噪声能量（例如载波上下10 kHz）。这和VCO相位噪声、PLL带宽高度相关。
8. 通用参数：例如能耗、电源范围、输出振幅。

减少抖动及噪声
锁相环的理想特性是是参考时脉和回授时脉的边缘可以对正。在PLL已经锁定时，两者相位的平均误差称为静态相位偏移（static phase offset）或稳态相位误差（steady-state phase error）。二个相位之间的变异称为追随抖动。理想上，静态相位偏移要是0，追随抖动越小越好。
相位噪声是锁相环会有的另一种抖动，是因为振荡器本身以及振荡器的频率控制电路元件所造成。在此一层面上，已有一些技术比其他技术的性能更好。最早的数字锁相环是用射极耦合逻辑电路（ECL）组成，不过其功耗很高。若要让锁相环有小的相位噪声，最好避免使用晶体管－晶体管逻辑（TTL）或的互补式金属氧化物半导体（CMOS）等饱和逻辑特性的零件[11]。
锁相环的另一个理想特性是在电源及地的电压突然变化时,其产生的时脉频率和相位不会受到影响。这称为电源电压抑制比，抑制比越高越好。
若要改善输出的相位噪声，其VCO可以用注入锁定振荡器。

应用领域
同步、
频率调制解调变，FM调制中，使用PLL缩短FM讯号，解调输出
频率偏移调变的（FSK）解调变,
无线领域用PLL来合成新的频率（是参考频率的倍数，与参考频率有相同稳定度）
微处理器的倍频器

具体应用说明

1. 时钟恢复
   高速信号中，接收器用参考频率产生时钟，再利用PLL将时钟&data相位锁定同步。为了能够准确，接收的数据流（data&clk）必须有足够多的01切换，可以用来矫正PLL频率漂移，一般就用编码，如8-10编码，使得数据中01切换有个明确的上限值。
2. 偏移矫正
   若clk&data同时传送，就会利用clk进行data采样。实际上经过传输，clk信号&data信号都会衰减，所以在接收端利用clk进行采样前，都会对clk进行放大，这样才能驱动flip-flops，然后进行采样。这里就会有个偏移，一般跟长度、温度、电压变化而不同。这个延时偏移会限制data的传输速率。解决方法就是在rx端加入一个deskew的PLL。使得接收到的data在切换时相位都跟clk相位相同。这个特殊的锁相环，被称为延迟锁定回路，DLL。
3. 时钟发生器
   许多电子系统包括各种各样的以数百兆赫频率工作的处理器。通常，提供给这些处理器的时钟来自时钟发生器锁相环，它将一个低频参考时钟(通常为50或100兆赫)乘以处理器的工作频率。在工作频率是千兆赫数倍的情况下，倍增因子可以是相当大的，而参考晶体只是几十或数百兆赫。
4. 展频技术
   所有的电子系统都会发射出一些无用的无线电频率能量。各种监管机构(如美国的FCC)都对排放的能源以及由此引起的任何干扰进行了限制。发射的噪声通常出现在尖锐的光谱峰值(通常在设备的工作频率和一些谐波)。系统设计人员可以使用扩频锁相环，通过将能量分散在更大的频谱上来减少对高q接收机的干扰。例如,通过改变工作频率上下少量(大约1%),设备运行在数百兆赫可以传播它的干扰均匀几兆赫的频谱,从而大大减少噪声的数量出现在广播调频广播频道,有几个几十赫兹的带宽。
5. 时钟分布
   通常，参考时钟进入芯片并驱动锁相环(PLL)，然后驱动系统的时钟分布。时钟分布通常是平衡的，以便时钟同时到达每个端点。其中一个端点是锁相环的反馈输入。锁相环的作用是将分布式时钟和输入的参考时钟进行比较，改变其输出的相位和频率，直到参考时钟和反馈时钟的相位和频率匹配。
   锁相环无处不在——它们可以调节几英尺宽的系统中的时钟，也可以调节单个芯片中一小部分的时钟。有时，参考时钟可能根本不是一个纯粹的时钟，而是一个具有足够过渡的数据流，使PLL能够从该流恢复一个常规时钟。有时参考时钟与通过时钟分布驱动的时钟频率相同，有时分布式时钟可能是参考时钟的某个有理倍数。
6. 抖动&噪声消除
   所有锁相环的一个理想特性是参考时钟和反馈时钟边缘被带入非常接近的校准。当锁相环实现锁定时，两个信号的相位之间的平均时间差称为静态相位偏移(也称为稳态相位误差)。这些相位之间的差异称为跟踪抖动。理想情况下，静态相位偏移应为零，跟踪抖动应尽可能低。(可疑——讨论)
   相位噪声是在锁相环中观察到的另一种类型的抖动，是由振荡器本身和振荡器的频率控制电路中使用的元件引起的。一些技术在这方面的表现要优于其他技术。最好的数字锁相环是由发射极耦合逻辑(ECL)元件构成的，其代价是高功耗。为了在锁相环电路中保持低相位噪声，最好避免饱和逻辑家族，如晶体管-晶体管逻辑(TTL)或CMOS。
   所有锁相环的另一个理想的特性是，产生的时钟的相位和频率不受电源和地电源线路电压的快速变化的影响，以及在其上制作锁相环电路的衬底电压。这被称为衬底和电源噪声抑制。噪声抑制越高越好。
   为了进一步改善输出的相位噪声，可以在锁相环的压控振荡器后面加入注入锁定振荡器。

锁频过程
图中所示的框图显示了一个输入信号，FI，它被用来生成一个输出，FO。输入信号通常被称为参考信号(也缩写为FREF)
在输入端，相位检测器(如图中所示的相位频率检测器和电荷泵块)比较两个输入信号，产生一个与它们的相位差成比例的误差信号。然后对误差信号进行低通滤波，并用于驱动一个产生输出相位的压控振荡器。输出通过一个可选的分频器反馈到系统的输入，产生一个负反馈回路。如果输出相位漂移，则误差信号增加，驱动VCO相位向相反方向移动，从而减小误差。因此输出相位被锁定到输入相位。
模拟锁相环通常由模拟鉴相器、低通滤波器和负反馈配置的VCO组成。数字锁相环采用数字鉴相器;为了使锁相环的输出信号频率是参考频率的有理倍数，它也可以在反馈路径或参考路径中有一个分频器，或两者都有。参考频率的非整数倍也可以通过用可编程脉冲吞噬计数器代替反馈路径中的简单的除以n计数器来创建。这种技术通常被称为分数- n合成器或分数- n PLL。（待讨论）
振荡器产生周期性的输出信号。假定最初振荡器与参考信号的频率几乎相同。如果来自振荡器的相位落后于参考的相位，相位检测器改变振荡器的控制电压，使其加速。同样地，如果相位超前于参考点，相位检测器改变控制电压以减慢振荡器。由于最初振荡器可能远离参考频率，实际的相位检测器也可能对频率差异作出响应，从而增加允许输入的锁定范围。根据应用，无论是被控振荡器的输出，还是振荡器的控制信号，都提供了有用的锁相环系统的输出。[引文需要]

模块功能

反馈路径和可选分频器
用于乘法锁相环的反馈路径的数字分频器(4)示例
锁相环可以包括振荡器和相位检测器的反馈输入之间的分频器，以产生频率合成器。可编程分频器在无线电发射机应用中特别有用，因为一个稳定、精确但昂贵的石英晶体控制参考振荡器可以产生大量的发射频率。
一些锁相环还包括分频器，在参考时钟和相位检测器的参考输入之间。如果反馈路径中的分频器除以N，参考输入分频器除以M，它允许锁相环将参考频率乘以N/M。给锁相环一个较低的频率似乎更简单，但在某些情况下，参考频率可能受到其他问题的限制，然后参考分频器是有用的。
频率倍增也可以通过锁定压控振荡器输出到参考信号的n次谐波来实现。该设计使用谐波混频器(采样混频器)，而不是简单的鉴相器。谐波混频器把参考信号转换成一个谐波丰富的脉冲序列。[b]压控振荡器输出被粗调谐到接近这些谐波之一。因此，所需的谐波混频器输出(表示N次谐波和VCO输出之间的差值)落在环路滤波器通频带内。
还应该注意的是，反馈并不局限于分频器。这个元件可以是其他元件，如倍频器或混频器。乘法器将使VCO输出成为参考频率的子倍数(而不是倍数)。混频器可以用固定偏移量转换压控振荡器频率。它也可能是这些因素的结合。一个例子是在混合器后面的一个分频器;这使得分频器工作在比压控振荡器低得多的频率而没有环路增益损失。

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数学对应模型
时间域模型图 & 相位域模型 。转换公式 拉普拉斯转换。
得出公式1 & 2,1中量化了输出信号phase和输入信号phase关系值，相关量Kp，Kv，Fs等。
说明其中拉姆达、欧米伽符号分别代表damping factor（阻尼因子），和环路频率。环路固有频率是环路响应时间的度量，阻尼因子是超调量和振铃的度量。理想情况下，固有频率应该很高，阻尼系数应该接近0.707(临界阻尼)。使用单极滤波器，不可能独立控制环路频率和阻尼因子。