静态时序分析之时钟约束

最新推荐文章于 2024-08-08 11:27:35 发布

qq_33586509

最新推荐文章于 2024-08-08 11:27:35 发布

阅读量1.6k

点赞数 1

分类专栏： FPGA语法

本文链接：https://blog.csdn.net/qq_33586509/article/details/81099214

版权

本文详细介绍了FPGA静态时序分析中关于时钟约束的四种类型：基础时钟、虚拟时钟、多频率时钟和生成时钟。通过具体的指令示例，阐述了如何在 Quartus II 中进行时钟约束，包括创建基础时钟、虚拟时钟、多频率时钟和生成时钟的方法，以及如何设置时钟分组。

摘要由CSDN通过智能技术生成

FPGA静态时序分析
quartus ii中的静态时序分析工具支持以下几种类型的时钟约束：
（1）Base clocks基础时钟
（2）Virtual clocks 虚拟时钟
（3）Multifrequency clocks 多频率时钟
（4）Generated clocks 生成时钟
在sdc里编写约束文件时，首先要对时钟进行约束，因为其他的约束都是对参考时钟进行的。静态时序分析是从上面到下面
对你的约束指令进行读取并执行的
1、创建Base clocks 基础时钟约束
基础时钟是输入FPGA的主要时钟，基础时钟是由片外晶振或外部器件输入的，是整个设计的时钟源头，其余的Generated clocks
以及其他的约束都是用base clocks作为参考时钟的。
用creat_clock指令对输入时钟进行约束，下面的7-8是对输入的时钟进行约束
-period 10 是指输入的的时钟周期是10ns,即时钟频率是100M；
-waveform{2.5 7.5}是指时钟偏移2.5ns(1/4周期)，即相位偏移了90度；
-get_ports clk_sys是指输入的时钟是从clk_sys这个管脚进入FPGA的。

EXAMPLE 100Mhz shifted by 90degrees clock creation
----------------------------------------------------------
creat_clock -period 10 -waveform{2.5 7.5} [get_ports clk_sys]
----------------------------------------------------------