跨时钟域信号如何处理（一、单bit信号）

最新推荐文章于 2024-08-27 20:34:23 发布

luoai_2666

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分类专栏： FPGA笔试面试文章标签： fpga

本文链接：https://blog.csdn.net/luoai_2666/article/details/118565366

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本文介绍了在FPGA设计中处理跨时钟域信号的方法，包括两级DFF同步器、脉冲展宽同步和握手协议。讨论了为何需要两级DFF以降低亚稳态风险，以及在不同场景下选择合适同步策略的重要性，如快速到慢速时钟域的脉冲展宽同步。最后提到了握手协议在确保信号正确传输中的作用。

摘要由CSDN通过智能技术生成

文章目录

背景

一颗芯片上会有许多不同的信号工作在不同的时钟频率下。比如SOC芯片中的CPU通常会工作在一个频率上，总线信号（比如DRAM BUS）会工作在另一个时钟频率下，而普通的信号又会工作在另外的时钟频率下。这3个不同时钟(频率)下工作的信号往往需要相互沟通和传递信号。

不同时钟域下的信号传递就涉及到跨时钟域信号处理，因为相互之间的频率、相位不一样，如果不做处理或者处理不当，如下图所示的时钟域CLK_A的数据信号A可能无法满足时钟域CLK_B的setup/hold时间，可能导致：
1.数据丢失，无法采到预期中的信号；
2.亚稳态的产生。

各大FPGA厂家的FPGA编译工具（这是习惯性叫法）在逻辑综合以及实现之后都会出一个时序报告，里面就有跨时钟域的报告，在里面你可以看到你有哪些信号进行了跨时钟域。如下图为Vivado工具的报告位置：
在这里插入图片描述
对于这些跨时钟域的情况，一般我们要在逻辑设计的时候就解决，之后的时序约束中设置为false path，即让综合工具不要机关算尽般去布局布线让时序满足要求（这会拖慢编译时间，当然时序也不会成功），设置为false path或者时钟组之后，工具默认不对其进行时序分析（因为设计中已经解决了跨时钟域的问题，这也就是为什么输跨时钟域问题是设计解决的，而不是约束解决的）。