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STA
文章平均质量分 88
主要包括EDA工具的使用及一些概念的理解
芯纪元
这个作者很懒,什么都没留下…
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primetime如何合并不同modes的libs到一个lib文件
merge_models command can merge multiple timing models together to be one.原创 2024-07-25 15:55:02 · 126 阅读 · 0 评论 -
verilog/dc/fm中的undriven问题
undriven input pins和undriven output ports会比较严重,因为这两种情况不定态X会传递最终导致后面的逻辑出错。原创 2024-07-17 17:26:42 · 356 阅读 · 0 评论 -
时序分析基本概念介绍——scan
scan 过程就是在scan的shift mode(scan enable=1)下,测试机台将test pattern load到scan chain上(slow clk),然后在fast clk下进行launch和capture(AC测试)或在ate_clk(slow clk)下进行launch和capture(DC测试)。原创 2024-07-16 11:42:55 · 770 阅读 · 0 评论 -
时序分析基本概念介绍——SI/crosstalk/delta delay/noise/timing Window
信号完整性(Signal Integrity)指的是在周围高频电磁干扰环境中依然能够保持信号稳定的能力;串扰(Crosstalk)指的是相邻的两条或多条net之间的耦合电容带来的相互影响。随着工艺越来越先进,布线密度越来越高,串扰带来的影响越来越重要。在先进工艺节点下,对于STA的check,通常会引入SI(signal integrity)分析。在芯片的电学特性中,时序、串扰和功耗是三项相互相关的重要分析内容。原创 2024-07-05 11:28:13 · 1208 阅读 · 0 评论 -
Static Timing Analysis(STA)概述
Static timing analysis is a method of validating the timing performance of a design by checking all possible paths for timing violations. PrimeTime breaks a design down into timing paths, calculates the signal propagation delay along each path.原创 2024-07-02 15:51:48 · 570 阅读 · 0 评论 -
primetime中cell和net的OCV
在生产中,外界环境的各种变化,比如PVT,都可能会使芯片产生不同的误差。由于这些偏差的存在,不同晶圆之间,同一晶圆的不同芯片之间,同一芯片的不同区域之间,情况都是不相同的。而OCV就可以描述PVT在单个芯片所造成的影响,我们在时序分析时引入derate参数模拟OCV效应,其通过改变时延迟的早晚来影响设计。在设计中引入OCV的目的在于从设计角度考虑芯片在实际生产中可能出现的各种差异(variation),从而适度增加设计余量(margin),减少不必要的设计悲观量(pessimism)。原创 2024-07-01 19:36:11 · 603 阅读 · 0 评论 -
时序分析基本概念介绍——建立时间和保持时间
静态时序分析中最基本的就是setup和hold时序分析,其检查的是触发器时钟端CK与数据输入端D之间的时序关系。解决时序收敛的问题也是静态时序分析中的主要任务。原创 2024-06-03 17:50:55 · 1500 阅读 · 0 评论 -
latch应用总结-Time Borrowing/Lockup/Gating Check
同步数字电路中主流还是用寄存器,但是锁存器(Latch)也不容忽视,它既能用作数据存储单元,又能作为时钟控制单元。原创 2024-06-06 14:04:33 · 973 阅读 · 0 评论 -
时序分析基本概念介绍——min period 最小时钟周期
在memory 选型的时候,clock min period 是一个重要指标,需要根据电路实际的工作频率, clock 的uncertainty, Crosstalk, 工艺的Variation 来选定。原创 2024-06-27 17:35:57 · 612 阅读 · 0 评论 -
时序分析基本概念介绍——min pulse width 最小脉冲宽度
min pulse width 是对信号高电平或低电平脉冲最小宽度的衡量,通常都只针对clock path 做min pulse width 检查。min pulse width ,全称为最小脉冲宽度检查。min pulse width用于检查时钟信号的波形是否处在一个合理的状态。时序单元对时钟的高电平和低电平的脉冲宽度有一定的要求,经过min pulse width检查可以获悉时钟信号的最小脉冲宽度是否满足了时序单元的要求。原创 2024-06-26 11:47:01 · 1064 阅读 · 0 评论 -
时序分析基本概念介绍——时钟(create_clock/create_generated_clock/set_clock_uncertainty/set_clock_groups)
任何sdc首先定义的都是时钟。Clock主要包含Waveform、Uncertainty和Clock group的定义。我们把它们称为时钟的三要素,当然创建任何时钟都要检查一下这三者有没有定义正确。原创 2024-05-22 16:25:14 · 1129 阅读 · 0 评论 -
如何debug primetime中unconstrained path是什么原因导致的
当hierachy和flatten run 的timing结果差别很大时,有可能是sdc导致的,debug unconstrained path是什么原因导致的尤为重要, 这样就能快速定位到hier和flat sdc不一致的问题。原创 2024-05-10 19:10:35 · 760 阅读 · 0 评论 -
primetime中的POCV变量设置及报告详解
同一块芯片上的晶体管会有变快或者变慢的现象,因此产生了OCV的概念。OCV在path上设置统一的derate,悲观度较高。 为了提高准确性,可以用下面的方法:AOCV(Advanced On-Chip Variation)POCV(Parametric On-Chip Variation)原创 2024-04-25 17:30:08 · 1220 阅读 · 0 评论 -
primetime常用的debug命令及注意事项
本文仅仅简单介绍了几个常用的primetime指令的使用,而primetime提供了大量的命令,让用户能够更加高效、方便地使用Primetime软件, 提高工作效率。原创 2024-03-29 15:46:00 · 1334 阅读 · 0 评论 -
Formality中的verification_set_undriven_signals变量设置
对于design中出现的undriven signals,Formality默认设置是failing points,。因此首先确认设计中存在的这些undriven points是否是期望的,如果是期望的,在做formality时需要对verification_set_undriven_signals变量进行设置,这样才会succeed。原创 2023-06-30 17:05:16 · 1214 阅读 · 0 评论 -
Design Compiler中list和collection的区别
集合的操作和列表是不一样的,集合中的每个元素包含多个属性,因此列表可以直接echo显示,集合无法直接echo显示;另外,列表使用foreach遍历,而集合使用foreach_in_collection来遍历。原创 2023-06-29 14:36:57 · 294 阅读 · 0 评论 -
formality形式验证debug failing points的步骤
formality 是synopsys 用来验证两个design是否等价的工具。一般情况下的failing points与setting有关,比如没有设置black box, scan related pins没有set_constant和set_dont_verify_points等,具体问题需要具体分析。原创 2023-06-25 10:59:32 · 1444 阅读 · 0 评论