封装verilog代码成AXI_IP核，实现PYNQ调用

最新推荐文章于 2025-03-11 00:31:57 发布

骇浪涛

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分类专栏： fpga

本文链接：https://blog.csdn.net/qq_35290955/article/details/107994151

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本文详细介绍了如何在Vivado中封装Verilog代码为AXI_IP核，并实现PYNQ平台的调用。通过新建AXI IP，编辑并修改Verilog代码，添加16位加法操作，然后进行IP封装和测试，最终成功实现了PS到PL的数据通信。

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参考：
https://blog.csdn.net/shushm/article/details/49536845 verilog封装IP核（sum）
https://www.cnblogs.com/chengqi521/p/7987714.html verilog封装IP核（LED）(1)
https://www.cnblogs.com/chengqi521/p/7988031.html verilog封装IP核（LED）(2) 约束文件添加
https://blog.csdn.net/limoon1212/article/details/45567299?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.channel_param&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-1.channel_param Vivado中AXI IP核的创建和读写逻辑分析
http://blog.eetop.cn/blog-1149070-51989.html verilog封装IP核（PWM）
https://justchen.com/2018/11/21/vivado-%E5%88%9B%E5%BB%BA%E8%87%AA%E5%B7%B2%E7%9A%84ip%E6%A0%B8%E5%B0%81%E8%A3%85%E8%87%AA%E5%B7%B2%E7%9A%84verilog%E6%A8%A1%E5%9D%97.html verilog封装IP核（开关LED）
https://www.cnblogs.com/chengqi521/p/8241795.html verilog封装IP核（上面是AXI封装，这里不是）