作品交流：Altera与Ｘilinx环境IP 核参数的差异

最新推荐文章于 2021-04-18 10:23:36 发布
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Q：

1583239711@qq.com

杜老师您好：

    我购买了您的调制解调和滤波器altera版本的两本书，目前在做dpsk，我用的是ISE来设计costas环，看到您是把环路滤波器的输出df直接来控制nco的频率字；但是我仔细阅读后发现nco还需要输入初始频率字，但是dds里面就不是这样的。而且阅读中我发现df其实就是初始频率字的增量。所以我想在使用dds代替nco时是不是需要把最后的df再手动加上初始频率字输入给dds的频率字引脚才算是等效替换。

    期待您百忙中回件！

读者

 

A： 你的理解是正确的。ALTERA与XILINX中的IP核存在一定的差异，使用时必须阅读IP核的DATASHEET，了解参数设置方法。你修改代码后一试便知。这套图书已有XILINX/VHDL版，可在各大书店选购参考。

祝愉快！

杜勇

杜勇老师
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youzjuer的博客
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时钟选择器
christne1225i的专栏
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ZLK1214的专栏
03-30 4044
【开发板】 开发板型号：小梅哥AC620 FPGA型号：EP4CE10F17C8N PHY芯片型号：RTL8201CP（MII接口，百兆以太网PHY芯片） 【时序分析】 读写三速以太网IP核本身的0x02号寄存器的时序： PHY芯片MII接口输出收到的以太网数据包： 三速以太网IP核Avalon Streaming接口输出收到的以太网数据包： 【程序代码】 `include "includes/StringManipulator.v" module main( in
altera和xilinx的fifo对比
HHH的博客
12-12 808
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Quartus ALTPLL IP核的使用
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04-18 4810
开发环境：Quartus 14.0 在Tools- IP Catalog中搜索创建，在项目导航区-IP Components查看编辑。
面向Xilinx用户的Altera设计流程
03-16
2. IP核配置：根据项目需求，对IP核进行参数设置，确保与系统其他部分兼容。 3. IP核集成：将IP核与自定义逻辑协同工作，确保整个设计的正确性。 四、Altera特有的特性 1. Arria V/G Stratix V的HardCopy技术：允许...
FPGA电子课件（共8章，很全面包括altera和xilinx，附带程序）7
07-05
第二章可能涉及这两家公司的产品线对比，比如Altera的Cyclone系列和Xilinx的Spartan、Artix、Kintex、Virtex系列，以及各自在功耗、性能、成本上的差异。 3. **硬件描述语言（HDL）**： VHDL和Verilog是常用的HDL...
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Altera FFT IP核2.0.0版：高性能参数化FFT处理器
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